Zynq-7000

All Programmable SoC

Technical Reference Manual

UG585 (v1.11) September 27, 2016

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

2

UG585 (v1.11) September 27, 2016

Notice of Disclaimer

The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products. To the maximum 

extent permitted by applicable law: (1) Materials are made available “AS IS” and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES 

AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, 

NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including 

negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, 

the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage 

(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such 

damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes no obligation to correct 

any errors contained in the Materials or to notify you of updates to the Materials or to product specifications. You may not reproduce, 

modify, distribute, or publicly display the Materials without prior written consent. Certain products are subject to the terms and conditions 

of Xilinx’s limited warranty, please refer to Xilinx’s Terms of Sale which can be viewed at 

http://www.xilinx.com/legal.htm#tos

; IP cores may be 

subject to warranty and support terms contained in a license issued to you by Xilinx. Xilinx products are not designed or intended to be 

fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such 

critical applications, please refer to Xilinx’s Terms of Sale which can be viewed at 

http://www.xilinx.com/legal.htm#tos

.

Automotive Applications Disclaimer

AUTOMOTIVE PRODUCTS (IDENTIFIED AS "XA" IN THE PART NUMBER) ARE NOT WARRANTED FOR USE IN THE DEPLOYMENT OF AIRBAGS 

OR FOR USE IN APPLICATIONS THAT AFFECT CONTROL OF A VEHICLE ("SAFETY APPLICATION") UNLESS THERE IS A SAFETY CONCEPT OR 

REDUNDANCY FEATURE CONSISTENT WITH THE ISO 26262 AUTOMOTIVE SAFETY STANDARD ("SAFETY DESIGN").  CUSTOMER SHALL, 

PRIOR TO USING OR DISTRIBUTING ANY SYSTEMS THAT INCORPORATE PRODUCTS, THOROUGHLY TEST SUCH SYSTEMS FOR SAFETY 

PURPOSES.  USE OF PRODUCTS IN A SAFETY APPLICATION WITHOUT A SAFETY DESIGN IS FULLY AT THE RISK OF CUSTOMER, SUBJECT ONLY 

TO APPLICABLE LAWS AND REGULATIONS GOVERNING LIMITATIONS ON PRODUCT LIABILITY.
© Copyright 2012-2016 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands 

included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective 

owners.

The following table shows the revision history for this document. Change bars indicate the latest revisions.

 

Date

Version

Revision

04/08/2012

1.0

Xilinx initial release.

06/25/2012

1.1

Removed Chapter 30, Board Design (now part of UG933, 

Zynq-7000 All Programmable 

SoC PCB Design and Pin Planning Guide).

08/08/2012

1.2

Added information about the 

7z010 CLG225 device and references to section 

2.5.4 MIO-at-a-Glance Table

 throughout document. 

Added section headings 

1.1.1 Block Diagram

 and 

1.1.2 Documentation Resources

, added sections 

1.1.3 Notices

 

and 

TrustZone Capabilities

, and clarified 

PS MIO I/Os 

in 

Chapter 1

. Updated 

Table 2-1

. 

Changed 

2.4.2 MIO-EMIO Connections

 heading to 

2.5.2 IOP Interface Connections

 and 

clarified first paragraph. Updated 

Table 2-4

. Added section 

2.7.1 Clocks and Resets

 and 

Table 2-7

, and updated 

Table 2-13

 

PS MIO I/Os 

in 

Chapter 2

. Added note under 

Branch 

Prediction

 and 

Table 3-8

 in 

Chapter 3

. Updated 

Table 4-1

 in 

Chapter 4

. Added section 

5.1.7 Read/Write Request Capability

 in 

Chapter 5

. Updated 

NAND Boot

 MIO pin 

assignments and 

Table 6-6

 in 

Chapter 6

. Updated section 

7.1.5 CPU Interrupt Signal 

Pass-through

 in 

Chapter 7

. Added section heading 

10.1.1 Features

 and added section 

10.1.3 Notices

 in 

Chapter 10

. Updated 

Parallel (SRAM/NOR) Interface

 features list and 

added section 

11.1.3 Notices

 in 

Chapter 11

. Reorganized, clarified, and expanded 

Chapter 12

 to include programming models (added sections 

12.1.4 Notices

, 

12.3 Programming Guide

, and 

12.5.2 MIO Programming

). Added last note in section 

13.3.4 Using ADMA

 in 

Chapter 13

. Added 

Restrictions

 in 

Chapter 14

. Clarified first 

paragraph, added section 

15.1.3 Notices

, and clarified 

Figure 15-7

 through 

Figure 15-17

 in 

Chapter 15

. Added section 

16.1.4 Notices

 in 

Chapter 16

. Clarified 

sections 

17.2.5 SPI FIFOs

, 

17.2.6 SPI Clocks

, and 

17.2.7 SPI EMIO Considerations

 in 

Chapter 17

. Reorganized, clarified, and expanded 

Chapter 18

 to include programming 

models (added sections 

18.1.4 Notices

 and 

18.5.1 MIO Programming

).

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

3

UG585 (v1.11) September 27, 2016

08/08/2012

1.2

(

Cont’d)

Reorganized, clarified, and expanded 

Chapter 19

 to include programming models 

(added sections 

19.1.3 Notices

, 

19.3 Programming Guide

, and 

19.5.1 MIO 

Programming

). Updated 

Table 22-2

 and 

Table 22-3

 in 

Chapter 22

. Added section 

CPU 

Clock Divisor Restriction

 in 

Chapter 25

. Updated 

Table 26-4

 in 

Chapter 26

. Clarified 

section 

27.3 I/O Signals

 in 

Chapter 27

. Added section 

28.1.2 Notices

 in 

Chapter 28

. 

Clarified 

Mapping Summary

 and updated 

Table 29-1

, 

Table 29-3

, and 

Table 29-5

 in 

Chapter 29

. Added section 

30.1.3 Notices

 in 

Chapter 30

. Updated data sheet references 

in section 

A.3.1 Zynq-7000 AP SoC Documents

 of 

Appendix A

. Updated register 

database in sections 

B.3 Module Summary

 through 

B.34 USB Controller (usb)

 in 

Appendix B

.

10/30/2012

1.3

Changed product name from Extensible Processing Platform (EPP) to All Programmable 

SoC (AP SoC) throughout document. Added 

Table 1-1

. Added 

2.1.1 Notices

, 

2.4 PS–PL 

Voltage Level Shifter Enables

, 

A summary of the dedicated PS signal pins is shown in 

Table 2-2.

, 

VREF Source Considerations

, updated 

Table 2-2

, and added warning to 

2.5.7 MIO Pin Electrical Parameters

. Added 

Initialization of L1 Caches

, 

3.2.4 Memory 

Ordering

, expanded 

3.2.5 Memory Management Unit (MMU)

, added 

Cache Lockdown 

by Way Sequence

 and 

3.9 CPU Initialization Sequence

. Added 

7z007s and 7z010 Device 

Notice

 and expanded 

Table 4-7

. Updated and expanded tables in 

6.3.4 Quad-SPI Boot

 

through 

6.3.13 Post BootROM State

, reworked 

6.3.6 Debug Status

, and added 

6.3.13 Post BootROM State

 and 

AXI and DMA Done Status Interrupts

. Reworked 

Table 7-4

. Added 

8.1.2 Notices

, 

Interrupt to PS Interrupt Controller

, and 

Reset

. 

Reorganized and expanded 

Chapter 9, DMA Controller

. Added 

10.1.3 Notices

, 

expanded 

10.1.6 I/O Signals

, added 

10.6.11 DRAM Write Latency Restriction

, 

10.8.1 ECC Initialization

, 

10.8.4 ECC Programming Model

, and 

10.9.1 Operating Modes

. 

Added 

12.2.4 I/O Mode Considerations

 and updated 

12.3.5 Rx/Tx FIFO Response to I/O 

Command Sequences

. Reworked 

16.3.3 I/O Configuration

, added 

16.4 IEEE 1588 Time 

Stamping

 and 

16.6.7 MIO Pin Considerations

. Added 

18.2.7 CAN0-to-CAN1 

Connection

. Expanded 

19.1 Introduction

, 

19.1.3 Notices

, and 

Table 19-1

. Added 

Receiver Timeout Mechanism

, updated 

Figure 19-7

. Added 

19.2.9 UART0-to-UART1 

Connection

 and 

19.2.10 Status and Interrupts

, expanded 

19.2.11 Modem Control

, 

reworked 

19.3 Programming Guide

 and 

19.4.2 Resets

. Added 

20.2.7 I2C0-to-I2C1 

Connection

. Added 

21.1.2 PL Resources by Device Type

, 

Voltage Level Shifters

 and 

reorganized content of 

Chapter 21, Programmable Logic Description

. Added 

25.7.1 Clock Throttle

. Expanded 

26.4.1 PL General Purpose User Resets

. Updated 

register database in sections 

B.3 Module Summary

 through 

B.34 USB Controller (usb)

 

in 

Appendix B

.

11/16/2012

1.4

Changed second bullet under 

NAND Flash Interface

 from “

Up to a 4 GB device” to 

“

Up 

to a 1 GB device” in 

Chapter 11, Static Memory Controller

.

Date

Version

Revision

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

4

UG585 (v1.11) September 27, 2016

03/07/2013

1.5

Added 7z100 device and made minor clarifications to 

Chapter 1, Introduction

. Made 

minor clarifications to 

Chapter 2, Signals, Interfaces, and Pins

, 

Chapter 3, Application 

Processing Unit

, 

Chapter 4, System Addresses

, and 

Chapter 5, Interconnect

. Clarified 

section 

6.1 Introduction

 and other sections, and added 

PS Independent JTAG 

Non-Secure Boot

 section in 

Chapter 6, Boot and Configuration

. Made minor 

clarifications to 

Chapter 7, Interrupts

, 

Chapter 8, Timers

, 

Chapter 9, DMA Controller

, 

Chapter 10, DDR Memory Controller

, 

Chapter 11, Static Memory Controller

, and 

Chapter 12, Quad-SPI Flash Controller

. Expanded 

12.2 Functional Description

 in 

Chapter 12, Quad-SPI Flash Controller

. Made minor clarifications to 

Chapter 13, 

SD/SDIO Controller

. Made major clarifications/updates to 

Chapter 14, General Purpose 

I/O (GPIO)

. Reworked and expanded 

Chapter 15, USB Host, Device, and OTG Controller

. 

Made minor clarifications to 

Chapter 16, Gigabit Ethernet Controller

. Reworked and 

expanded 

Chapter 17, SPI Controller

. Made minor clarifications to 

Chapter 18, CAN 

Controller

, and 

Chapter 19, UART Controller

. Made major clarifications/updates to 

Chapter 20, I2C Controller

 (added new sections, 

20.3 Programmer’s Guide

, 

20.4 System 

Functions

, and 

20.5 I/O Interface

). Made minor clarifications to 

Chapter 21, 

Programmable Logic Description

 and added new sections 

21.1.2 PL Resources by Device 

Type

 and 

21.1.3 Notices

. Made minor clarifications to 

Chapter 22, Programmable Logic 

Design Guide

 and 

Chapter 23, Programmable Logic Test and Debug

. Reworked and 

expanded 

Chapter 24, Power Management

. Made minor clarifications to 

Chapter 25, 

Clocks

, 

Chapter 26, Reset System

, 

Chapter 27, JTAG and DAP Subsystem

, 

Chapter 28, 

System Test and Debug

, and 

Chapter 29, On-Chip Memory (OCM)

. Reworked and 

expanded 

Chapter 30, XADC Interface

. Made minor clarifications to 

Chapter 31, PCI 

Express

. Reworked and expanded 

Chapter 32, Device Secure Boot

. Updated 

Appendix A, 

Additional Resources

. Updated register database in sections 

B.3 Module Summary

 

through 

B.34 USB Controller (usb)

 in 

Appendix B

.

06/28/2013

1.6

Added icons where applicable. Enhanced first sentence under 

Quad-SPI Controller

 in c. 

Clarified first paragraph, added step 2, and clarified step 5 in section 

2.4 PS–PL Voltage 

Level Shifter Enables

. Changed “drive strength” to “slew rate” in section 

2.5.7 MIO Pin 

Electrical Parameters

. Added second sentence and updated 

Table 2-11

 in section 

2.7.4 Idle AXI, DDR Urgent/Arb, SRAM Interrupt Signals

. Corrected Note 4 in 

Table 4-1

 

and 

Table 4-2

. Made minor clarifications and added new 

RSA Authentication Time

 

section to 

Chapter 6, Boot and Configuration

. Made minor clarifications to sections 

7.2.2 CPU Private Peripheral Interrupts (PPI)

 and 

7.2.3 Shared Peripheral Interrupts 

(SPI)

, and updated 

Table 7-4

 and 

Table 7-5

. Clarified first row in 

Table 9-12

. Added tip 

to section 

10.4.3 Aging Counter

, added sentence to 

Write Leveling

, and step 2 in section 

10.9.2 Changing Clock Frequencies

, and moved section 

10.9.6 DDR Power Reduction

 

from 

Chapter 24, Power Management

 to this chapter. Added tip to section 

11.2.2 Clocks

. Added 

Table 12-8

. Added 

MMC3.31 standard information to section 

13.1 Introduction

. Added step 6 to section 

14.3.1 Start-up Sequence

, added section 

14.3.5 GPIO as Wake-up Event

, added second paragraph to 

14.4.1 Clocks

. Added 

section 

16.7 Known Issues

. Added note to 

17.4.2 Clocks

. Changed value of 107 Mb to 

140 Mb in second sentence under section 

21.4 Configuration

. Added values for the 

7z100 device in 

Table 21-2

. Clarified first paragraph in section 

24.2.2 PL Power-down 

Control

 and updated 

Table 24-2

. Added note to section 

25.6.1 USB Clocks

, clarified 

second paragraph in section 

25.10.4 PLLs

, and added sentence to steps 2 and 3 in 

Software-Controlled PLL Update

 section. Changed “RESET_REASON” to 

“REBOOT_STATUS in section 

26.2.3 System Software Reset

, added section 

26.5 Register 

Overview

, deleted first two rows from 

Table 26-2

 and modified last paragraph in section 

26.5.1 Persistent Registers

. Clarified section 

29.1 Introduction

, added three paragraphs 

to 

Starvation Scenarios

 section, and added 

29.2.5 Address Mapping

 heading. Corrected 

spelling of “MCTRL” to “MCTL” in sections 

30.4 Programming Guide for the PS-XADC 

Interface

 and 

30.7.2 Resets

. 

Date

Version

Revision

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

5

UG585 (v1.11) September 27, 2016

06/28/2013

1.6

(

Cont’d

)

Added section 

31.5 Root Complex Use Case

. Added FIPS standards and clarified section 

32.1.2 Features

, updated configuration file and secure boot process steps in 

Figure 32-1

, added boot time penalty to 

Power on Reset

 section, changed “Secure Boot” 

heading to ”

Secure FSBL Decryption

”, changed “ROM code” to “OCM ROM Memory” in 

Figure 32-2

 and “ROM” to “OCM ROM” in 

Table 32-3

, updated sections 

32.2.7 Boot 

Image and Bitstream Decryption and Authentication

, 

32.2.8 HMAC Signature

, 

32.2.9 AES Key Management

, 

32.3.1 Non-Secure Boot State

, 

32.3.4 Boot Partition 

Search

, and 

32.3.7 Secure Boot Modes of Operation

 (deleted Table 32-4, “Non-secure 

Boot Options”). Updated register database in sections 

B.3 Module Summary

 through 

B.34 USB Controller (usb)

 in 

Appendix B

.

02/11/2014

1.7

Added 7z015 device, updated device notices, and made minor clarifications throughout 

document (denoted with change bars). Added section 

3.10 Implementation-Defined 

Configurations

. Added sections 

5.7 Loopback

 and 

5.8 Exclusive AXI Accesses

. Reworked 

Chapter 6, Boot and Configuration

. Added section 

7.2.4 Interrupt Sensitivity, Targeting 

and Handling

. Added sections 

8.4.6 Clock Input Option for SWDT

 and 

8.5.6 Clock Input 

Option for Counter/Timer

. Updated section 

10.7 Register Overview

. Added section 

11.7 NOR Flash Bandwidth

. Added sections 

AXI Read Command Processing

 and 

12.2.7 Supported Memory Read and Write Commands

. Added section 

16.1.4 Clock 

Domains

 and reworked section 

16.7 Known Issues

 (previously titled “Limitations”. 

Updated section 

21.1.2 PL Resources by Device Type

 and added section 

21.3.4 GTP 

Low-Power Serial Transceivers

. Added 

Peripheral Clock Gating

 subsection. Updated 

Table 26-1

 and 

Table 26-4

. Updated register database in sections 

B.3 Module Summary

 

through 

B.34 USB Controller (usb)

 in 

Appendix B

.

09/16/2014

1.8

Added 

position information for available device and package combinations for 

the signals associated with each GT serial transceiver channel to sections 

21.3.3 GTX Low-Power Serial Transceivers

 and 

21.3.4 GTP Low-Power Serial 

Transceivers

.

09/19/2014

1.8.1

Removed erroneous banner from 

Chapter 21, Programmable Logic Description

. 

Corrected 

send feedback

 button clarity issue in footers.

11/17/2014

1.9

Added 7z035 device, updated device notices, and made minor clarifications throughout 

document (denoted with change bars).

11/19/2014

1.9.1

Corrected document date.

02/23/2015

1.10

Added clarification on the 

timing relationship between PL power up and 

the PS 

POR reset signal to section 

2.2 Power Pins

 and section 

6.3.3 BootROM 

Performance

: 

PS_POR_B De-assertion Guidelines

.

09/27/2016

1.11

Added 7z007s, 7z012s, and 7z014s single-core devices and updated the respective 

device notices throughout document (denoted with change bars). Updated 

Figure 2-1

, 

Table 21-1

, and 

Table 21-2

. Updated device codes in 

Register PSS_IDCODE Details

.

Date

Version

Revision

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

6

UG585 (v1.11) September 27, 2016

Table of Contents

Chapter 1: Introduction

1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   26

1.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
1.1.2 Documentation Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
1.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30

1.2 Processing System (PS) Features and Descriptions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   31

1.2.1 Application Processor Unit (APU)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
1.2.2 Memory Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
1.2.3 I/O Peripherals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34

1.3 Programmable Logic Features and Descriptions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   38
1.4 Interconnect Features and Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  39

1.4.1 PS Interconnect Based on AXI High Performance Datapath Switches . . . . . . . . . . . . . . . . . . . . . . . . . .39
1.4.2 PS-PL Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

1.5 System Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   41

Chapter 2: Signals, Interfaces, and Pins

2.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   42

2.1.1 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

2.2 Power Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   44
2.3 PS I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   45
2.4 PS–PL Voltage Level Shifter Enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   46
2.5 PS-PL MIO-EMIO Signals and Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   47

2.5.1 I/O Peripheral (IOP) Interface Routing  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
2.5.2 IOP Interface Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
2.5.3 MIO Pin Assignment Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
2.5.4 MIO-at-a-Glance Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52
2.5.5 MIO Signal Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53
2.5.6 Default Logic Levels  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53
2.5.7 MIO Pin Electrical Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

2.6 PS–PL AXI Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   55
2.7 PS–PL Miscellaneous Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   55

2.7.1 Clocks and Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56
2.7.2 Interrupt Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57
2.7.3 Event Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57
2.7.4 Idle AXI, DDR Urgent/Arb, SRAM Interrupt Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57
2.7.5 DMA Req/Ack Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58

2.8 PL I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   58

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

7

UG585 (v1.11) September 27, 2016

Chapter 3: Application Processing Unit

3.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   60

3.1.1 Basic Functionality  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
3.1.2 System-Level View  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

3.2 Cortex-A9 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   64

3.2.1 Summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64
3.2.2 Central Processing Unit (CPU)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64
3.2.3 Level 1 Caches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
3.2.4 Memory Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
3.2.5 Memory Management Unit (MMU)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
3.2.6 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
3.2.7 NEON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
3.2.8 Performance Monitoring Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

3.3 Snoop Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   90

3.3.1 Summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
3.3.2 Address Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
3.3.3 SCU Master Ports  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91

3.4 L2-Cache  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   92

3.4.1 Summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
3.4.2 Exclusive L2-L1 Cache Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
3.4.3 Cache Replacement Strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
3.4.4 Cache Lockdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
3.4.5 Enabling and Disabling the L2 Cache Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
3.4.6 RAM Access Latency Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
3.4.7 Store Buffer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
3.4.8 Optimizations Between Cortex-A9 and L2 Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
3.4.9 Pre-fetching Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
3.4.10 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

3.5 APU Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   103

3.5.1 PL Co-processing Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
3.5.2 Interrupt Interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106

3.6 Support for TrustZone  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   107
3.7 Application Processing Unit (APU) Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   107

3.7.1 Reset Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107
3.7.2 APU State After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108

3.8 Power Considerations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   108

3.8.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108
3.8.2 Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
3.8.3 Dynamic Clock Gating in the L2 Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110

3.9 CPU Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   110
3.10 Implementation-Defined Configurations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   111

Chapter 4: System Addresses

4.1 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   112
4.2 System Bus Masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   114
4.3 SLCR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   114
4.4 CPU Private Bus Registers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   115
4.5 SMC Memory  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   115

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

8

UG585 (v1.11) September 27, 2016

4.6 PS I/O Peripherals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   116
4.7 Miscellaneous PS Registers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   116

Chapter 5: Interconnect

5.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   118

5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
5.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
5.1.3 Datapaths  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121
5.1.4 Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122
5.1.5 Connectivity  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
5.1.6 AXI ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
5.1.7 Read/Write Request Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
5.1.8 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126

5.2 Quality of Service (QoS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   127

5.2.1 Basic Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
5.2.2 Advanced QoS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
5.2.3 DDR Port Arbitration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128

5.3 AXI_HP Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   128

5.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128
5.3.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
5.3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
5.3.4 Performance  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
5.3.5 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
5.3.6 Bandwidth Management Features  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
5.3.7 Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
5.3.8 Command Interleaving and Re-Ordering  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
5.3.9 Performance Optimization Summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136

5.4 AXI_ACP Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   137
5.5 AXI_GP Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   138

5.5.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
5.5.2 Performance  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138

5.6 PS-PL AXI Interface Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   138

5.6.1 AXI Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
5.6.2 AXI Clocks and Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142

5.7 Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   143
5.8 Exclusive AXI Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   144

5.8.1 CPU/L2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144
5.8.2 ACP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145
5.8.3 DDRC  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145
5.8.4 System Summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .147

Chapter 6: Boot and Configuration

6.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   148

6.1.1 PS Hardware Boot Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
6.1.2 PS Software Boot Stages  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
6.1.3 Boot Device Content . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153
6.1.4 Boot Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153
6.1.5 BootROM Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154
6.1.6 FSBL / User Code Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

9

UG585 (v1.11) September 27, 2016

6.1.7 PL Boot Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
6.1.8 PL Configuration Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
6.1.9 Device Configuration Interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
6.1.10 Starting Code on CPU 1  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160
6.1.11 Development Environment  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160

6.2 Device Start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   161

6.2.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
6.2.2 Power Requirements  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
6.2.3 Clocks and PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
6.2.4 Reset Operations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
6.2.5 Boot Mode Pin Settings  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165
6.2.6 I/O Pin Connections for Boot Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

6.3 BootROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   167

6.3.1 BootROM Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167
6.3.2 BootROM Header  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170
6.3.3 BootROM Performance  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175
6.3.4 Quad-SPI Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179
6.3.5 NAND Boot  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182
6.3.6 NOR Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185
6.3.7 SD Card Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187
6.3.8 JTAG Boot  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
6.3.9 Reset, Boot, and Lockdown States  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192
6.3.10 BootROM Header Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .194
6.3.11 MultiBoot  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .195
6.3.12 BootROM Error Codes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .197
6.3.13 Post BootROM State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
6.3.14 Registers Modified by the BootROM – Examples  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203

6.4 Device Boot and PL Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  204

6.4.1 PL Control via PS Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .205
6.4.2 Boot Sequence Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .206
6.4.3 PCAP Bridge to PL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211
6.4.4 PCAP Datapath Configurations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .213
6.4.5 PL Control via User-JTAG  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217

6.5 Reference Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   219

6.5.1 PL Configuration Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
6.5.2 Boot Time Reference  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .220
6.5.3 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .222
6.5.4 PS Version and Device Revision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223

Chapter 7: Interrupts

7.1 Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   224

7.1.1 Private, Shared and Software Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
7.1.2 Generic Interrupt Controller (GIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
7.1.3 Resets and Clocks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
7.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
7.1.5 CPU Interrupt Signal Pass-through  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226

7.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   227

7.2.1 Software Generated Interrupts (SGI)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
7.2.2 CPU Private Peripheral Interrupts (PPI)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .228
7.2.3 Shared Peripheral Interrupts (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .228
7.2.4 Interrupt Sensitivity, Targeting and Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .230

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

10

UG585 (v1.11) September 27, 2016

7.2.5 Wait for Interrupt Event Signal (WFI)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .232

7.3 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   232

7.3.1 Write Protection Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233

7.4 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   234

7.4.1 Interrupt Prioritization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .234
7.4.2 Interrupt Handling  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .234
7.4.3 ARM Programming Topics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .235
7.4.4 Legacy Interrupts and Security Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .235

Chapter 8: Timers

8.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   236

8.1.1 System Diagram  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .237
8.1.2 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .237

8.2 CPU Private Timers and Watchdog Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   238

8.2.1 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238
8.2.2 Interrupt to PS Interrupt Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238
8.2.3 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238
8.2.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238

8.3 Global Timer (GT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   239

8.3.1 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239
8.3.2 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239

8.4 System Watchdog Timer (SWDT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   240

8.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240
8.4.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
8.4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
8.4.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .242
8.4.5 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243
8.4.6 Clock Input Option for SWDT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243
8.4.7 Reset Output Option for SWDT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243

8.5 Triple Timer Counters (TTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   244

8.5.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .244
8.5.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .244
8.5.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .245
8.5.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .246
8.5.5 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
8.5.6 Clock Input Option for Counter/Timer  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .248

8.6 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   249

Chapter 9: DMA Controller

9.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   250

9.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .251
9.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
9.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .253
9.1.4 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .255

9.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   256

9.2.1 DMA Transfers on the AXI Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .257
9.2.2 AXI Transaction Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .259
9.2.3 DMA Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .259
9.2.4 Multi-channel Data FIFO (MFIFO)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .261

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

11

UG585 (v1.11) September 27, 2016

9.2.5 Memory-to-Memory Transfers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .261
9.2.6 PL Peripheral AXI Transactions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .262
9.2.7 PL Peripheral Request Interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .262
9.2.8 PL Peripheral - Length Managed by PL Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .265
9.2.9 PL Peripheral - Length Managed by DMAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .266
9.2.10 Events and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .267
9.2.11 Aborts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .268
9.2.12 Security  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
9.2.13 IP Configuration Options  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272

9.3 Programming Guide for DMA Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   273

9.3.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273
9.3.2 Execute a DMA Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273
9.3.3 Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273
9.3.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.4 Programming Guide for DMA Engine  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   275

9.4.1 Write Microcode to Program CCRx for AXI Transactions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .276
9.4.2 Memory-to-Memory Transfers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .276
9.4.3 PL Peripheral DMA Transfer Length Management  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280
9.4.4 Restart Channel using an Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282
9.4.5 Interrupting a Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .283
9.4.6 Instruction Set Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .283

9.5 Programming Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   284

9.5.1 Updating Channel Control Registers During a DMA Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .285

9.6 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   287

9.6.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
9.6.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
9.6.3 Reset Configuration of Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

9.7 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   288

9.7.1 AXI Master Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288
9.7.2 Peripheral Request Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

Chapter 10: DDR Memory Controller

10.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   290

10.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .291
10.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .292
10.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .293
10.1.4 Interconnect  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .293
10.1.5 DDR Memory Types, Densities, and Data Widths  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
10.1.6 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294

10.2 AXI Memory Port Interface (DDRI)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   296

10.2.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296
10.2.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .297
10.2.3 AXI Feature Support and Limitations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .297
10.2.4 TrustZone  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .298

10.3 DDR Core and Transaction Scheduler (DDRC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   298

10.3.1 Row/Bank/Column Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .299

10.4 DDRC Arbitration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   299

10.4.1 Priority, Aging Counter and Urgent Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .300
10.4.2 Page-Match . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .300
10.4.3 Aging Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .301

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

12

UG585 (v1.11) September 27, 2016

10.4.4 Stage 1 – AXI Port Arbitration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .301
10.4.5 Stage 2 – Read Versus Write  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .303
10.4.6 High Priority Read Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .303
10.4.7 Stage 3 – Transaction State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .304
10.4.8 Read Priority Management  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
10.4.9 Write Combine  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
10.4.10 Credit Mechanism  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

10.5 Controller PHY (DDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   307
10.6 Initialization and Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   308

10.6.1 DDR Clock Initialization  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308
10.6.2 DDR IOB Impedance Calibration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309
10.6.3 DDR IOB Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .310
10.6.4 DDR Controller Register Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311
10.6.5 DRAM Reset and Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .312
10.6.6 DRAM Input Impedance (ODT) Calibration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .312
10.6.7 DRAM Output Impedance (R

ON

) Calibration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .313

10.6.8 DRAM Training  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .313
10.6.9 Write Data Eye Adjustment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315
10.6.10 Alternatives to Automatic DRAM Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .316
10.6.11 DRAM Write Latency Restriction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318

10.7 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   318

10.7.1 DDRI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318
10.7.2 DDRC  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .319
10.7.3 DDRP  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321

10.8 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   322

10.8.1 ECC Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
10.8.2 ECC Error Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
10.8.3 Data Mask During ECC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323
10.8.4 ECC Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323

10.9 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   324

10.9.1 Operating Modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .324
10.9.2 Changing Clock Frequencies  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .324
10.9.3 Power Down  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
10.9.4 Deep Power Down  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
10.9.5 Self Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
10.9.6 DDR Power Reduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326

Chapter 11: Static Memory Controller

11.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   327

11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328
11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
11.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330

11.2 Functional Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   330

11.2.1 Boot Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
11.2.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
11.2.3 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
11.2.4 ECC Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
11.2.5 Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
11.2.6 PL353 Functionality  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332
11.2.7 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

13

UG585 (v1.11) September 27, 2016

11.3 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   332
11.4 Wiring Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   334
11.5 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   335
11.6 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   336
11.7 NOR Flash Bandwidth. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   336

Chapter 12: Quad-SPI Flash Controller

12.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   337

12.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .337
12.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338
12.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .339
12.1.4 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .339

12.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   340

12.2.1 Operational Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .340
12.2.2 I/O Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .340
12.2.3 I/O Mode Transmit Registers (TXD)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .342
12.2.4 I/O Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .342
12.2.5 Linear Addressing Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .343
12.2.6 Unsupported Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .346
12.2.7 Supported Memory Read and Write Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .346

12.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   347

12.3.1 Configuration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
12.3.2 Linear Addressing Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .348
12.3.3 Configure I/O Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .348
12.3.4 I/O Mode Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .349
12.3.5 Rx/Tx FIFO Response to I/O Command Sequences  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .350
12.3.6 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .352

12.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   352

12.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .352
12.4.2 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .354

12.5 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   354

12.5.1 Wiring Connections  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .354
12.5.2 MIO Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .358
12.5.3 MIO Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .361

Chapter 13: SD/SDIO Controller

13.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   362

13.1.1 Key Features  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .363
13.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .364

13.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   364

13.2.1 AHB Interface and Interrupt Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .364
13.2.2 SD/SDIO Host Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .364
13.2.3 Data FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .365
13.2.4 Command and Control Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .365
13.2.5 Bus Monitor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .365
13.2.6 Stream Write and Read  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366
13.2.7 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366
13.2.8 Soft Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366
13.2.9 FIFO Overrun and Underrun Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

14

UG585 (v1.11) September 27, 2016

13.3 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   367

13.3.1 Data Transfer Protocol Overview  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .367
13.3.2 Data Transfers Without DMA  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .367
13.3.3 Using DMA   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .370
13.3.4 Using ADMA  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .373
13.3.5 Abort Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .374
13.3.6 External Interface Usage Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .376
13.3.7 Supported Configurations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .376
13.3.8 Bus Voltage Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .377

13.4 SDIO Controller Media Interface Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   377

13.4.1 SDIO EMIO Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .379

Chapter 14: General Purpose I/O (GPIO)

14.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   380

14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .380
14.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .381
14.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .382

14.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   382

14.2.1 GPIO Control of Device Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .382
14.2.2 EMIO Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .384
14.2.3 Bank0, Bits[8:7] are Outputs  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .384
14.2.4 Interrupt Function  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .385

14.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   386

14.3.1 Start-up Sequence  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .386
14.3.2 GPIO Pin Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .386
14.3.3 Writing Data to GPIO Output Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .387
14.3.4 Reading Data from GPIO Input Pins  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .387
14.3.5 GPIO as Wake-up Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .388
14.3.6 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .388

14.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   388

14.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .389
14.4.2 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .389
14.4.3 Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .389

14.5 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   389

14.5.1 MIO Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .389

Chapter 15: USB Host, Device, and OTG Controller

15.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   390

15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .391
15.1.2 Operating Modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .392
15.1.3 Hardware System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .392
15.1.4 Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .394
15.1.5 Configuration, Control and Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .396
15.1.6 Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .396
15.1.7 Implementation Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .398
15.1.8 Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .398
15.1.9 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .400
15.1.10 Chapter Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .400

15.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   401

15.2.1 Controller Flow Diagram  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .401

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

15

UG585 (v1.11) September 27, 2016

15.2.2 DMA Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .401
15.2.3 Protocol Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .402
15.2.4 Port Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .403
15.2.5 ULPI Link Wrapper  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .403
15.2.6 General Purpose Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .404

15.3 Programming Overview and Reference  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   404

15.3.1 Hardware/Software System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .405
15.3.2 Operational Mode Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .405
15.3.3 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .406
15.3.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .406
15.3.5 Interrupt and Status Bits Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .408
15.3.6 OTG Status/Interrupt and Control Register  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .409

15.4 Device Mode Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   409

15.4.1 Controller State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410
15.4.2 USB Bus Reset Response  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411

15.5 Device Endpoint Data Structures. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  412

15.5.1 Link-list Endpoint Descriptors  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .412
15.5.2 Manage Endpoints  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .414
15.5.3 Endpoint Registers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .415
15.5.4 Endpoint Initialization  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .416

15.6 Device Endpoint Packet Operational Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   418

15.6.1 Prime Transmit Endpoints  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .418
15.6.2 Prime Receive Endpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .419
15.6.3 Interrupt and Bulk Endpoint Operational Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .419
15.6.4 Isochronous Endpoint Operational Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .422
15.6.5 Control Endpoint Operational Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .424

15.7 Device Endpoint Descriptor Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   426

15.7.1 Endpoint Queue Head Descriptor (dQH)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .427
15.7.2 Endpoint Transfer Descriptor (dTD)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .428
15.7.3 Endpoint Transfer Overlay Area  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .429

15.8 Programming Guide for Device Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   431

15.8.1 Software Model  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432
15.8.2 USB Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432
15.8.3 Register Controlled Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432

15.9 Programming Guide for Device Endpoint Data Structures  . . . . . . . . . . . . . . . . . . . . . . . . . .   432

15.9.1 Device Controller Initialization Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432
15.9.2 Manage Transfer Descriptors  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .433
15.9.3 Manage Transfers with Transfer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .435
15.9.4 Service Device Mode Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .437

15.10 Host Mode Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   439

15.10.1 Host Controller Transfer Schedule Structures  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .439
15.10.2 Periodic Schedule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .440
15.10.3 Asynchronous Schedule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .441

15.11 EHCI Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   442

15.11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .442
15.11.2 Embedded Transaction Translator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .444
15.11.3 EHCI Functional Changes for the TT  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .446
15.11.4 Port Reset Timer Enhancement  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .446
15.11.5 Port Speed Detection Mechanism  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .447
15.11.6 FS/LS Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .447
15.11.7 Operational Model of the TT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .448

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

16

UG585 (v1.11) September 27, 2016

15.11.8 Port Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .449

15.12 Host Data Structures Reference  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  450

15.12.1 Descriptor Usage  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450
15.12.2 Transfer Descriptor Type (TYP) Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450
15.12.3 Isochronous (High Speed) Transfer Descriptor (iTD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451
15.12.4 Split Transaction Isochronous Transfer Descriptor (siTD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .455
15.12.5 Queue Element Transfer Descriptor (qTD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .459
15.12.6 Queue Head (QH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .463
15.12.7 Transfer Overlay Area  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .466
15.12.8 Periodic Frame Span Traversal Node (FSTN)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .468

15.13 Programming Guide for Host Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   469

15.13.1 Controller Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469
15.13.2 Run/Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469

15.14 OTG Description and Reference  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   469

15.14.1 Hardware Assistance Features  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .470
15.14.2 OTG Interrupt and Control Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .471

15.15 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   472

15.15.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .472
15.15.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .473
15.15.3 System Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .474
15.15.4 APB Slave Interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .474
15.15.5 AHB Master Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .474

15.16 I/O Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   475

15.16.1 Wiring Connections  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .475
15.16.2 MIO-EMIO Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .475
15.16.3 MIO-EMIO Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .476

Chapter 16: Gigabit Ethernet Controller

16.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   478

16.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .479
16.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .479
16.1.3 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .480
16.1.4 Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .481
16.1.5 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .481
16.1.6 Application Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .481

16.2 Functional Description and Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   482

16.2.1 MAC Transmitter  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .482
16.2.2 MAC Receiver  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .483
16.2.3 MAC Filtering  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .484
16.2.4 Wake-on-LAN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .487
16.2.5 DMA Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .488
16.2.6 Checksum Offloading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .498
16.2.7 IEEE 1588 Time Stamp Unit  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .500
16.2.8 MAC 802.3 Pause Frame Support  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .503

16.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   507

16.3.1 Initialize the Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .507
16.3.2 Configure the Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .508
16.3.3 I/O Configuration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .509
16.3.4 Configure the PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .510
16.3.5 Configure the Buffer Descriptors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

17

UG585 (v1.11) September 27, 2016

16.3.6 Configure Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .513
16.3.7 Enable the Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .513
16.3.8 Transmitting Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .514
16.3.9 Receiving Frames  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .514
16.3.10 Debug Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .515

16.4 IEEE 1588 Time Stamping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   517

16.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .517
16.4.2 Controller Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519
16.4.3 Best Master Clock Algorithm (BMCA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520
16.4.4 PTP Packet Handling at the Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .521
16.4.5 PTP Packet Handling at the Slave  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.5 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   523

16.5.1 Control Registers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.5.2 Status and Statistics Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .524

16.6 Signals and I/O Connections  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   526

16.6.1 MIO–EMIO Interface Routing  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .526
16.6.2 Precision Time Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .526
16.6.3 Programmable Logic (PL) Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .526
16.6.4 RGMII Interface via MIO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .527
16.6.5 GMII/MII Interface via EMIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .528
16.6.6 MDIO Interface Signals via MIO and EMIO   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .529
16.6.7 MIO Pin Considerations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .530

16.7 Known Issues  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   530

Chapter 17: SPI Controller

17.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   532

17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .533
17.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .534
17.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .535
17.1.4 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .536

17.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   537

17.2.1 Master Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .537
17.2.2 Multi-Master Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .539
17.2.3 Slave Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .539
17.2.4 FIFOs  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .540
17.2.5 FIFO Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .541
17.2.6 Interrupt Register Bits, Logic Flow  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .541
17.2.7 SPI-to-SPI Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542

17.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   542

17.3.1 Start-up Sequence  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542
17.3.2 Controller Configuration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542
17.3.3  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Master Mode Data Transfer543
17.3.4  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  Slave Mode Data Transfer545
17.3.5 Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .545
17.3.6 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .546

17.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   546

17.4.1 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547
17.4.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547

17.5 I/O Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   548

17.5.1 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .548
17.5.2 Back-to-Back Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .550

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

18

UG585 (v1.11) September 27, 2016

17.5.3 MIO/EMIO Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .551
17.5.4 Wiring Connections  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .552
17.5.5 MIO/EMIO Signal Tables  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .555

Chapter 18: CAN Controller

18.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   557

18.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .557
18.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .558
18.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .558
18.1.4 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .559

18.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   560

18.2.1 Controller Modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .560
18.2.2 Message Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .563
18.2.3 Message Buffering  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .565
18.2.4 Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .567
18.2.5 Rx Message Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .569
18.2.6 Protocol Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .572
18.2.7 CAN0-to-CAN1 Connection  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .574

18.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   574

18.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .574
18.3.2 Configuration Mode State  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .575
18.3.3 Start-up Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .576
18.3.4 Change Operating Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .576
18.3.5 Write Messages to TxFIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .577
18.3.6 Write Messages to TxHPB  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .577
18.3.7 Read Messages from RxFIFO  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .577
18.3.8 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .578

18.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   579

18.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .579
18.4.2 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .580

18.5 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   581

18.5.1 MIO Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .581
18.5.2 MIO-EMIO Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .581

Chapter 19: UART Controller

19.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   583

19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .583
19.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584
19.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584

19.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   585

19.2.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .585
19.2.2 Control Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .585
19.2.3 Baud Rate Generator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .585
19.2.4 Transmit FIFO  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .587
19.2.5 Transmitter Data Stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .587
19.2.6 Receiver FIFO  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .588
19.2.7 Receiver Data Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .588
19.2.8 I/O Mode Switch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .590
19.2.9 UART0-to-UART1 Connection  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592
19.2.10 Status and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

19

UG585 (v1.11) September 27, 2016

19.2.11 Modem Control  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594

19.3 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   596

19.3.1 Start-up Sequence  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596
19.3.2 Configure Controller Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .597
19.3.3 Transmit Data  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .598
19.3.4 Receive Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599
19.3.5 RxFIFO Trigger Level Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599
19.3.6 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .600

19.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   600

19.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .600
19.4.2 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .601

19.5 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   602

19.5.1 MIO Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .602
19.5.2 MIO – EMIO Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .603

Chapter 20: I2C Controller

20.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   604

20.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .604
20.1.2 System Block Diagram  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .605
20.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .605

20.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   606

20.2.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .606
20.2.2 Master Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .606
20.2.3 Slave Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .608
20.2.4 Slave Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .608
20.2.5 I2C Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .609
20.2.6 Multi-Master Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .610
20.2.7 I2C0-to-I2C1 Connection  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .611
20.2.8 Status and Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .611

20.3 Programmer’s Guide. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   612

20.3.1 Start-up Sequence  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .612
20.3.2 Controller Configuration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .612
20.3.3 Configure Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .613
20.3.4 Data Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .613
20.3.5 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616

20.4 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   616

20.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616
20.4.2 Reset Controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616

20.5 I/O Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   617

20.5.1 Pin Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .617
20.5.2 MIO-EMIO Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .617

Chapter 21: Programmable Logic Description

21.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   619

21.1.1 Features   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .619
21.1.2 PL Resources by Device Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .621
21.1.3 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622

21.2 PL Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   622

21.2.1 CLBs, Slices, and LUTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

20

UG585 (v1.11) September 27, 2016

21.2.2 Clock Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .623
21.2.3 Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .624
21.2.4 Digital Signal Processing — DSP Slice  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .626

21.3 Input/Output  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   626

21.3.1 PS-PL Interfaces  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .626
21.3.2 SelectIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .627
21.3.3 GTX Low-Power Serial Transceivers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .629
21.3.4 GTP Low-Power Serial Transceivers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .644
21.3.5 Integrated I/O Block for PCIe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .645

21.4 Configuration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   646

Chapter 22: Programmable Logic Design Guide

22.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   647
22.2 Programmable Logic for Software Offload . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   647

22.2.1 Benefits of Using PL to Implement Software Algorithms  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .647
22.2.2 Designing PL Accelerators  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .648
22.2.3 PL Acceleration Limits  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649
22.2.4 Power Offload . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649
22.2.5 Real Time Offload . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650
22.2.6 Reconfigurable Computing  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651

22.3 PL and Memory System Performance Overview  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   652

22.3.1 Theoretical Bandwidth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .652
22.3.2 DDR Efficiency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .653
22.3.3 OCM Efficiency  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .654
22.3.4 Interconnect Throughput Bottlenecks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .654

22.4 Choosing a Programmable Logic Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   655

22.4.1 PL Interface Comparison Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .655
22.4.2 Cortex-A9 CPU via General Purpose Masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .655
22.4.3 PS DMA Controller (DMAC) via General Purpose Masters  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .656
22.4.4 PL DMA via AXI High-Performance (HP) Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .657
22.4.5 PL DMA via AXI ACP  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .658
22.4.6 PL DMA via General Purpose AXI Slave (GP)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .659

Chapter 23: Programmable Logic Test and Debug

23.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   660

23.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .660
23.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .661
23.1.3 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .662

23.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   662

23.2.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .662
23.2.2 Packet Generation  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .663
23.2.3 Packet Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .665

23.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   667

23.3.1 General-Purpose Debug Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .667
23.3.2 Trigger Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .668
23.3.3 Trace Signals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .668

23.4 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   669
23.5 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   669

23.5.1 FTM Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .669

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

21

UG585 (v1.11) September 27, 2016

Chapter 24: Power Management

24.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   670

24.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .670

24.2 System Design Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   671

24.2.1 Device Technology Choice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671
24.2.2 PL Power-down Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671
24.2.3 APU Maximum Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
24.2.4 DDR Memory Clock Frequency  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
24.2.5 DDR Memory Controller Modes and Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
24.2.6 Boot Interface Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
24.2.7 PS Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

24.3 Programming Guides  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   673

24.3.1 System Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .673
24.3.2 Peripherals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .673
24.3.3 I/O Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .674

24.4 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   675

24.4.1 Setup Wake-up Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .675
24.4.2 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .675

24.5 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   677

Chapter 25: Clocks

25.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   678

25.1.1 System Block Diagram  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .678
25.1.2 Clock Generation  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .679
25.1.3 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .680
25.1.4 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .681

25.2 CPU Clock  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   682
25.3 System-wide Clock Frequency Examples  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   684
25.4 Clock Generator Design  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   686
25.5 DDR Clocks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   687
25.6 IOP Module Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   688

25.6.1 USB Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688
25.6.2 Ethernet Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .689
25.6.3 SDIO, SMC, SPI, Quad-SPI and UART Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .690
25.6.4 CAN Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .691
25.6.5 GPIO and I2C Clocks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .691

25.7 PL Clocks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   691

25.7.1 Clock Throttle  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .692
25.7.2 Clock Throttle Programming  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .693

25.8 Trace Port Clock  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   695
25.9 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   695
25.10 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   696

25.10.1 Branch Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .696
25.10.2 DDR Clocks  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697
25.10.3 Digitally Controlled Impedance (DCI) Clock  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697
25.10.4 PLLs  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

22

UG585 (v1.11) September 27, 2016

Chapter 26: Reset System

26.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   700

26.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .700
26.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .700
26.1.3 Reset Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .701
26.1.4 Boot Flow  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702

26.2 Reset Sources  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   703

26.2.1 Power-on Reset (PS_POR_B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .703
26.2.2 External System Reset (PS_SRST_B)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704
26.2.3 System Software Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704
26.2.4 Watchdog Timer Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704
26.2.5 Secure Violation Lock Down  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704
26.2.6 Debug Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704

26.3 Reset Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   705

26.3.1 Peripherals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705

26.4 PL Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   706

26.4.1 PL General Purpose User Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706

26.5 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   706

26.5.1 Persistent Registers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706
26.5.2 System Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .707
26.5.3 Peripheral Reset Control  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .707

Chapter 27: JTAG and DAP Subsystem

27.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   709

27.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .709
27.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711

27.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   712
27.3 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   714
27.4 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   715

27.4.1 Use Case I: Software Debug with Trace Port Enabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .715
27.4.2 Use Case II: PS and PL Debug with Trace Port Enabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .715

27.5 ARM DAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   716
27.6 Trace Port Interface Unit (TPIU)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   718
27.7 Xilinx TAP Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   718

Chapter 28: System Test and Debug

28.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   720

28.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .720
28.1.2 Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .721

28.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   721

28.2.1 Debug Access Port (DAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .722
28.2.2 Embedded Cross Trigger (ECT)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .723
28.2.3 Program Trace Macrocell (PTM)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .725
28.2.4 Instrumentation Trace Macrocell (ITM)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .725
28.2.5 Funnel  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .725
28.2.6 Embedded Trace Buffer (ETB)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .726
28.2.7 Trace Packet Output (TPIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .726

28.3 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   727

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

23

UG585 (v1.11) September 27, 2016

28.4 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   728

28.4.1 Memory Map  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .728
28.4.2 Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .729

28.5 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   732

28.5.1 Authentication Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .732

Chapter 29: On-Chip Memory (OCM)

29.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   734

29.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .735
29.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .735
29.1.3 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .736

29.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   737

29.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .737
29.2.2 Optimal Transfer Alignment  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .737
29.2.3 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .737
29.2.4 Arbitration Scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .737
29.2.5 Address Mapping  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .739
29.2.6 Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .742

29.3 Register Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   743
29.4 Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   743

29.4.1 Changing Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .743
29.4.2 AXI Responses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .744

Chapter 30: XADC Interface

30.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   745

30.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .746
30.1.2 System Viewpoint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .747
30.1.3 PS-XADC Interface Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .748
30.1.4 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .749

30.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   750

30.2.1 Interface Arbiter (PL-JTAG and PS-XADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .750
30.2.2 Serial Communication Channel (PL-JTAG and PS-XADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .751
30.2.3 Analog-to-Digital Converter (All) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .751
30.2.4 Sensor Alarms (PS-XADC and DRP)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .751

30.3 PS-XADC Interface Description  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   752

30.3.1 Serial Channel Clock Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .752
30.3.2 Command and Data Packets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .753
30.3.3 Command Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .754
30.3.4 Read Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .754
30.3.5 Min/Max Voltage Thresholds  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .755
30.3.6 Critical Over-temperature Alarm. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .755

30.4 Programming Guide for the PS-XADC Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   755

30.4.1 Read and Write to the FIFOs  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .756
30.4.2 Interrupts  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .757
30.4.3 Command Preparation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .758
30.4.4 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .758

30.5 Programming Guide for the DRP Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   759
30.6 Programming Guide for the PL-JTAG Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   759

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

24

UG585 (v1.11) September 27, 2016

30.7 System Functions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   759

30.7.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .759
30.7.2 Resets  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .760

Chapter 31: PCI Express

31.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   761
31.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   762
31.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   762
31.4 Endpoint Use Case  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   763
31.5 Root Complex Use Case . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   763

Chapter 32: Device Secure Boot

32.1 Introduction  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   765

32.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .765
32.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .765

32.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   767

32.2.1 Master Secure Boot  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .767
32.2.2 External Boot Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .769
32.2.3 Secure Boot Image  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .769
32.2.4 eFuse Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .771
32.2.5 RSA Authentication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .772
32.2.6 Boot Image and Bitstream Encryption  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .773
32.2.7 Boot Image and Bitstream Decryption and Authentication  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .773
32.2.8 HMAC Signature  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .773
32.2.9 AES Key Management  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .773

32.3 Secure Boot Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   774

32.3.1 Non-Secure Boot State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .774
32.3.2 Secure Boot State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .774
32.3.3 Security Lockdown  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .774
32.3.4 Boot Partition Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .775
32.3.5 JTAG and Debug Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .775
32.3.6 Readback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .775
32.3.7 Secure Boot Modes of Operation  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .775

32.4 Programming Considerations  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  776

Appendix A: Additional Resources

A.1 Xilinx Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   777
A.2 Solution Centers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   778
A.3 References  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   778

A.3.1 Zynq-7000 AP SoC Documents  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .778
A.3.2 PL Documents – Device and Boards  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .778
A.3.3 Advanced eXtensible Interface (AXI) Documents  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .779
A.3.4 Software Documents  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .779
A.3.5 git Information  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .779
A.3.6 Design Tool Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .779
A.3.7 Xilinx Problem Solvers  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .780
A.3.8 Third-Party IP and Standards Documents  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .780

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

25

UG585 (v1.11) September 27, 2016

Appendix B: Register Details

B.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   782
B.2 Acronyms  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   783
B.3 Module Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   784
B.4 AXI_HP Interface (AFI) (axi_hp) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   786
B.5 CAN Controller (can). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   796
B.6 DDR Memory Controller (ddrc) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   836
B.7 CoreSight Cross Trigger Interface (cti). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   909
B.8 Performance Monitor Unit (cortexa9_pmu). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   943
B.9 CoreSight Program Trace Macrocell (ptm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   953
B.10 Debug Access Port (dap)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1002
B.11 CoreSight Embedded Trace Buffer (etb) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1017
B.12 PL Fabric Trace Monitor (ftm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1037
B.13 CoreSight Trace Funnel (funnel)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  1058
B.14 CoreSight Intstrumentation Trace Macrocell (itm)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1072
B.15 CoreSight Trace Packet Output (tpiu) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1120
B.16 Device Configuration Interface (devcfg) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1141
B.17 DMA Controller (dmac)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1166
B.18 Gigabit Ethernet Controller (GEM)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1270
B.19 General Purpose I/O (gpio)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1347
B.20 Interconnect QoS (qos301)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1376
B.21 NIC301 Address Region Control (nic301_addr_region_ctrl_registers) . . . . . . . . . . . . . . . .   1382
B.22 I2C Controller (IIC)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1384
B.23 L2 Cache (L2Cpl310) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1395
B.24 Application Processing Unit (mpcore). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1434
B.25 On-Chip Memory (ocm) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1518
B.26 Quad-SPI Flash Controller (qspi) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  1522
B.27 SD Controller (sdio)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1539
B.28 System Level Control Registers (slcr)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1580
B.29 Static Memory Controller (pl353) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1726
B.30 SPI Controller (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1753
B.31 System Watchdog Timer (swdt)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1765
B.32 Triple Timer Counter (ttc)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1769
B.33 UART Controller (UART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1790
B.34 USB Controller (usb) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   1810

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

26

UG585 (v1.11) September 27, 2016

Chapter 1

Introduction

1.1 Overview

The Zynq®-7000 family is based on the Xilinx® All Programmable SoC (AP SoC) architecture. These 
products integrate a feature-rich dual or single-core ARM® Cortex™-A9 MPCore™ based processing 
system (PS) and Xilinx programmable logic (PL) in a single device, built on a state-of-the-art, 
high-performance, low-power (HPL), 28 nm, and high-k metal gate (HKMG) process technology. The 
ARM Cortex-A9 MPCore CPUs are the heart of the PS which also includes on-chip memory, external 
memory interfaces, and a rich set of I/O peripherals.

The Zynq-7000 family offers the flexibility and scalability of an FPGA, while providing performance, 
power, and ease of use typically associated with ASIC and ASSPs. The range of devices in the 
Zynq-7000 AP SoC family enables designers to target cost-sensitive as well as high-performance 
applications from a single platform using industry-standard tools. While each device in the 
Zynq-7000 family contains the same PS, the PL and I/O resources vary between the devices. As a 
result, the Zynq-7000 AP SoC devices are able to serve a wide range of applications including:

•

Automotive driver assistance, driver information, and infotainment

•

Broadcast camera

•

Industrial motor control, industrial networking, and machine vision

•

IP and smart camera

•

LTE radio and baseband

•

Medical diagnostics and imaging

•

Multifunction printers

•

Video and night vision equipment

The Zynq-7000 architecture conveniently maps the custom logic and software in the PL and PS 
respectively. It enables the realization of unique and differentiated system functions. The integration 
of the PS with the PL provides levels of performance that two-chip solutions (for example, an ASSP 
with an FPGA) cannot match due to their limited I/O bandwidth, loose-coupling and power budgets.

Xilinx and the Xilinx Alliance partners offer a large number of soft IP modules for the Zynq-7000 
family. Stand-alone and Linux device drivers are available for the peripherals in the PS and the PL 
from Xilinx and additional OSes and board support packages (BSPs) from partners. The ISE® Design 
Suite Embedded Edition development environment enables a rapid product development for 
software, hardware, and systems engineers. Many third-party software development tools are also 
available.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

27

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

The processor(s) in the PS always boot first, allowing a software centric approach for PL system boot 
and PL configuration. The PL can be configured as part of the boot process or configured at some 
point in the future. Additionally, the PL can be completely reconfigured or used with partial, dynamic 
reconfiguration (PR). PR allows configuration of a portion of the PL. This enables optional design 
changes such as updating coefficients or time-multiplexing of the PL resources by swapping in new 
algorithms as needed. This latter capability is analogous to the dynamic loading and unloading of 
software modules. The PL configuration data is referred to as a bitstream.

1.1.1 Block Diagram

Figure 1-1

 illustrates the functional blocks of the Zynq-7000 AP SoC. The PS and the PL are on 

separate power domains, enabling the user of these devices to power down the PL for power 
management if required.

X-Ref Target - Figure 1-1

Figure 1-1:

Zynq-7000 AP SoC Overview

2x USB

2x GigE

2x SD

Zynq-7000 AP SoC

I/O

Peripherals 

IRQ

IRQ

EMIO

SelectIO

Resources

DMA 8

Channel

CoreSight 

Components

Programmable Logic

DAP

DevC

SWDT

DMA

Sync 

Notes:
1) Arrow direction shows control (master to slave)
2) Data flows in both directions: 

AXI 32bit/64bit

, 

AXI 64bit

, 

AXI 32bit, 

AHB 32bit, 

APB 32bit

, Custom

3) Gray blocks in APU are applicable to dual core devices. 

ACP

256K 

SRAM

Application Processor Unit

TTC

System

Level

Control

Regs

GigE

CAN

SD

SDIO

UART

GPIO

UART

CAN

I2C

SRAM/

NOR 

ONFI 1.0

NAND 

Processing System

Memory

Interfaces 

Q-SPI

CTRL 

USB

GigE

I2C

USB

 

SD

SDIO

SPI

SPI

Programmable Logic to Memory

Interconnect

MMU

FPU and NEON Engine

Snoop Controller, AWDT, Timer

GIC

32 KB

I-Cache 

ARM Cortex-A9

CPU

ARM Cortex-A9

CPU

MMU

FPU and NEON Engine

Config

AES/

SHA

XADC

12 bit ADC 

Memory

Interfaces 

512 KB L2 Cache & Controller

OCM 

Interconnect

DDR2/3,3L,

LPDDR2

Controller 

UG585_c1_01_082216

32 KB

D-Cache 

32 KB

I-Cache 

32 KB

D-Cache 

MIO

Clock

Generation

Reset

Central

Interconnect

General-Purpose

Ports

High-Performance Ports

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

28

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

The Zynq-7000 AP SoC is composed of the following major functional blocks:

•

Processing System (PS) 

°

Application processor unit (APU)

°

Memory interfaces

°

I/O peripherals (IOP)

°

Interconnect

•

Programmable Logic (PL)

1.1.2 Documentation Resources

Table 1-1

 identifies the versions of third-party IP used in the Zynq-7000 AP SoC devices.

The PL is derived from Xilinx 7 series FPGA technology: Artix®-7 for the 7z010/7z015/7z020 (dual 
core devices) and 7z007s/7z012s/7z014s (single core devices), and Kintex®-7 for the 
7z030/7z035/7z045/7z100 devices. The PL is used to extend the functionality to meet specific 
application requirements. The PL includes many different types of resources including configurable 
logic blocks (CLBs), port and width configurable block RAM (BRAM), DSP slices with a 25 x 18 
multiplier, 48-bit accumulator and pre-adder (DSP48E1), a user configurable analog to digital 
convertor (XADC), clock management tiles (CMT), a configuration block with 256b AES for 
decryption and SHA for authentication, configurable SelectIO™ technology and optionally GTP or 
GTX multi-gigabit transceivers and an integrated PCI Express® (PCIe) block.

Table 1-1:

Vendor IP Versions

Unit

Supplier

Version

Cortex-A9 MPCore

ARM

r3p0

AMBA Level 2 Cache Controller (PL310)

ARM

r3p2-50rel0

PrimeCell Static Memory Controller (PL353)

ARM

r2p1

PrimeCell DMA Controller (PL330)

ARM

r1p1

Generic Interrupt Controller (PL390)

ARM

Arch v1.0, r0p0

CoreLink Network Interconnect (NIC-301)

ARM

r2p2

DesignWare Cores IntelliDDR Multi Protocol Memory Controller

Synopsys

A07

USB 2.0 High Speed Atlantic Controller

Synopsys

2.20a

Watchdog Timer 

Cadence

Rev 07

Inter Intergrated Circuit

Cadence

r1p10

Gigabit Ethernet MAC

Cadence

r1p23

Serial Peripheral Interface

Cadence

r1p06

Universal Asynchronous Receiver Transmitter

Cadence

r1p08

Triple Timer Counter

Cadence

Rev 06

SD2.0/SDIO2.0/MMC3.31 AHB Host Controller

Arasan

8.9A_apr02nd_2010

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

29

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

To learn more about the PL resources, refer to the following Xilinx 7 series FPGA User Guides:

•

UG471, 

7 Series FPGAs SelectIO Resources User Guide 

•

UG472, 

7 Series FPGAs Clocking Resources User Guide 

•

UG473, 

7 Series FPGAs Memory Resources User Guide

•

UG474, 

7 Series FPGAs Configurable Logic Block User Guide 

•

UG476, 

7 Series FPGAs GTX Transceiver User Guide 

•

UG482, 

7 Series FPGAs GTP Transceiver User Guide 

•

UG477 

7 Series FPGAs Integrated Block v1.3 for PCI Express User Guide 

•

UG479, 

7 Series FPGAs DSP48E1 User Guide 

•

UG480, 

7 Series FPGAs XADC User Guide 

The PS and PL can be tightly or loosely coupled using multiple interfaces and other signals that have 
a combined total of over 3,000 connections. This enables you to effectively integrate user-created 
hardware accelerators and other functions in the PL logic that are accessible to the processors and 
can also access memory resources in the processing system.

The PS I/O peripherals, including the static/flash memory interfaces share a multiplexed I/O (MIO) of 
up to 54 MIO pins. Zynq-7000 AP SoC devices also include the capability to use the I/Os that are part 
of the PL domain for many of the PS I/O peripherals. This is done through an extended multiplexed 
I/O interface (EMIO). 

The system includes many types of security, test and debug features. The Zynq-7000 AP SoC can be 
booted securely or non-securely. The PL configuration bitstream can be applied securely or 
non-securely. Both of these use the 256b AES decryption and SHA authentication blocks that are part 
of the PL. Therefore, to use these security features, the PL must be powered on. 

The boot process is multi-stage and minimally includes the boot ROM and the first-stage boot 
loader (FSBL). The Zynq-7000 AP SoC includes a factory-programmed boot ROM that is not user 
accessible. The boot ROM determines whether the boot is secure or non-secure, performs some 
initialization of the system and clean-ups, reads the mode pins to determine the primary boot device 
and finishes once it is satisfied it can execute the FSBL.

After a system reset, the system automatically sequences to initialize the system and process the first 
stage boot loader from the selected external boot device. The process enables you to configure the 
AP SoC platform as needed, including the PS and the PL. Optionally, the JTAG interface can be 
enabled to give the design engineer access to the PS and the PL for test and debug purposes.

Power to the PL can be optionally shut off to reduce power consumption. In addition, the clocks in 
the PS can be dynamically slowed down or gated off to reduce power further. Zynq-7000 AP SoC 
devices support the ARM standby mode to obtain minimal power drain, but still are able to start up 
when certain events occur.

Elements of the Zynq-7000 AP SoC are described from the point of view of the PS. For example, a 
general purpose slave interface on the PS to the PL means that the master resides in the PL. A high 
performance slave interface means the high performance master resides in the PL. A general purpose 
master interface means the PS is the master and the slave resides in the PL.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

30

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

1.1.3 Notices

Zynq-7000 AP SoC Device Family

The PS structure for all Zynq-7000 AP SoC devices is the same except for the following:

7z007s and 7z010 CLG225 Devices

The 7z007s single core and 7z010 dual core CLG225 devices have a limited number of pins (225). This 
reduces the capability of the MIO, DDR and XADC subsystems.

•

32 MIO pins, see section 

2.5.3 MIO Pin Assignment Considerations

•

16 DDR data, see section 

10.1.3 Notices

 in 

Chapter 10, DDR Memory Controller

•

Four pairs of XADC signals, see 

Notices

 in 

Chapter 30, XADC Interface

Device Revisions

The visual markings are shown in 

UG865

, 

Zynq-7000 All Programmable SoC Packaging and Pinout 

Advance Product Specification

.

Software can read the following registers in all Zynq-7000 AP SoC devices to determine silicon 
revision:

•

devcfg.MCTRL [PS_VERSION]

•

slcr.PSS_IDCODE[IDCODE]

The JTAG interface also includes the IDCODE revision content.

TrustZone Capabilities

TrustZone is hardware that is built into all Zynq-7000 AP SoC devices. For more information, see 
UG1019, 

Programming ARM TrustZone Architecture on the Xilinx Zynq-7000 All Programmable Soc

.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

31

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

1.2 Processing System (PS) Features and 
Descriptions

1.2.1 Application Processor Unit (APU)

The application processor unit (APU) provides an extensive offering of high-performance features 
and standards-compliant capabilities.

Dual/Single ARM Cortex-A9 MPCore CPUs with ARM v7

•

Run time options allow single processor, asymmetrical (AMP) or symmetrical multiprocessing 

(SMP) configurations

•

ARM version 7 ISA: standard ARM instruction set and Thumb®-2, Jazelle® RCT and Jazelle DBX 

Java™ acceleration

•

NEON™ 128b SIMD coprocessor and VFPv3 per MPCore

•

32 KB  instruction  and  32 KB  data  L1 caches with parity per MPCore

•

512 KB of shareable L2 cache with parity

•

Private timers and watchdog timers

System Features

•

System-Level Control Registers (SLCRs)

°

A group of various registers that are used to control the PS behavior

°

The register map is located in 

Chapter 4, System Addresses

°

The SLCR registers related to a specific chapter are listed in the register overview table of 

that chapter and detailed in 

Appendix B, Register Details

•

Snoop control unit (SCU) to maintain L1 and L2 coherency

•

Accelerator coherency port (ACP) from PL (master) to PS (slave)

°

64b AXI slave port

°

Can access the L2 and the OCM

°

Transactions are data coherent with L1 and L2 caches

•

256 KB of on-chip SRAM (OCM) with parity

°

Dual ported

°

Accessible by the CPUs, PL and central interconnect

°

At level of L2, but is not cacheable

•

DMA controller

°

Four channels for PS (memory copy to/from any memory in system)

°

Four channels for PL (memory to PL, PL to memory)

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

32

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

•

General interrupt controller (GIC)

°

Individual interrupt masks and interrupt prioritization

°

Five CPU-private peripheral interrupts (PPI)

°

Sixteen CPU-private software generated interrupts (SGI)

°

Distributes shared peripheral interrupts (SPI) from the rest of the system, PS and PL
-

20 from the PL

°

Wait for interrupt (WFI) and wait for event (WFE) signals from CPU sent to PL 

°

Enhanced security features to support TrustZone™ technology

•

Watchdog timer, triple counter/timer

1.2.2 Memory Interfaces

The memory interfaces includes multiple memory technologies.

DDR Controller

•

Supports DDR3, DDR3L, DDR2, LPDDR-2

°

Rate is determined by speed and temperature grade of the device

•

16b or 32b wide

°

ECC on 16b

•

Uses up to 73 dedicated PS pins

•

Modules (no DIMMs)

°

32b wide: 4 x 8b, 2 x 16b, 1 x 32b

°

16b wide: 2 x 8b, 1 x 16b

•

Autonomous DDR power down entry and exit based on programmable idle periods

•

Data read strobe auto-calibration

•

Write data byte enables supported for each data beat

•

Low latency read mechanism using HPR queue

•

Special urgent signaling to each port

•

TrustZone regions programmable on 64 MB boundaries

•

Exclusive accesses for two different IDs per port (locked transactions are not supported)

DDR Controller Core and Transaction Scheduler

•

Transaction scheduling is done to optimize data bandwidth and latency

•

Advanced re-ordering engine to maximize memory access efficiency with target of 90% 

efficiency with continuous read and write and 80% efficiency with random read and write

•

Write-read address collision checking that flushes the write buffer

•

Obeys AXI ordering rules

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

33

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

Quad-SPI Controller

Key features of the linear Quad-SPI controller (which can be a primary boot device) are:

•

Single or dual

•

1x and 2x read support

•

32-bit APB 3.0 interface for I/O mode that allows full device operations including program, read 

and configuration

•

32-bit AXI linear address mapping interface for read operations

•

Single device select line support

•

Supports write protection signal

•

4-bit bidirectional I/O signals

•

Read speed of x1, x2 and x4 

•

Write speed of x1 and x4 

•

Maximum Quad-SPI clock at master mode is 100 MHz

•

252-byte entry FIFO depth to improve Quad-SPI read efficiency

•

Supports Quad-SPI device up to 128 Mb density in I/O and linear mode. >128Mb devices are 

supported in IO mode only.

•

Supports dual Quad-SPI with two quad-SPI devices in parallel

In addition, the linear address mapping mode features include:

•

Supports regular read-only memory access through the AXI interface

•

Up  to  two  SPI  flash  memories

•

Up to 16 MB addressing space for one memory and 32 MB for two memories in linear mode

•

AXI read acceptance capability of 4

•

Both AXI incrementing and wrapping-address burst read

•

Automatically converts normal memory read operation to SPI protocol, and vice versa

•

Serial, Dual and Quad-SPI modes

Static Memory Controller (SMC)

Either of the following can be the primary boot device:

•

NAND  controller

°

8/16-bit I/O width with one chip select signal

°

ONFI specification 1.0

°

16-word read and 16-word write data FIFOs

°

8-word command FIFO

°

Programmable I/O cycle timing

°

ECC assist

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

34

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

°

Asynchronous memory operating mode

•

Parallel SRAM/NOR controller

°

8-bit data bus width

°

One chip select with up to 26 address signals (64 MB)

°

Two chip selects with up to 25 address signals (32 MB + 32 MB)

°

16-word read and 16-word write data FIFOs

°

8-word command FIFO

°

Programmable I/O cycle timing on a per chip select basis

°

Asynchronous memory operating mode

1.2.3 I/O Peripherals

The I/O Peripherals (IOP) are a collection of industry-standard interfaces for external data 
communication:

GPIO

•

Up to 54 GPIO signals for device pins routed through the MIO

°

Outputs are 3-state capable

•

192 GPIO signals between the PS and PL via the EMIO

°

64 Inputs, 128 outputs (64 true outputs and 64 output enables)

•

The function of each GPIO can be dynamically programmed on an individual or group basis

°

Enable, bit or bank data write, output enable and direction controls

•

Programmable Interrupts on individual GPIO basis

°

Status read of raw and masked interrupt

°

Positive edge, negative edge, either edge, high level, low level sensitivities

Gigabit Ethernet Controllers (Two)

•

RGMII interface using MIO pins and external PHY

•

Additional interface using PL SelectIO and external PHY with additional soft IP in the PL

•

SGMII interface using PL GTP or GTX transceivers

•

Built-in DMA with scatter-gather

•

IEEE 802.3-2008 and IEEE 1588 revision 2.0

•

Wake-on capability

USB Controllers: Each as Host, Device or OTG (Two)

•

USB 2.0 high speed on-the-go (OTG) dual role USB host controller or USB device controller 

operation using the same hardware

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

35

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

•

MIO pins only (one USB controller is available in the 7x010 device)

•

Built-in DMA

•

USB 2.0 high speed device

•

USB 2.0 high speed host controller

•

The USB host controller registers and data structures are EHCI compatible

•

Direct support for USB transceiver low pin interface (ULPI). The ULPI module supports 8 bits

•

External PHY required 

•

Support up to 12 endpoints

SD/SDIO Controllers (Two)

•

Bootable SD Card mode (option)

•

Built-in DMA 

•

Host mode support only

•

Support for version 2.0 of SD specification

•

Full speed and low speed support

•

1-bit and 4-bit data interface support 

•

Low speed clock 0–400 kHz

•

Support for high speed interface

•

Full speed clock 0-50 MHz with maximum throughput at 25 MB/s

•

Support for memory, I/O, and combination cards

•

Support for power control modes

•

Support for interrupts

•

1 KB Data FIFO interface

SPI Controllers (Two): Master or Slave

•

Four wire bus: MOSI, MISO, SCLK, SS

•

Full-duplex operation offers simultaneous receive and transmit

•

Master  mode

°

Manual or auto start transmission of data

°

Manual or auto slave select (SS) mode

°

Supports up to three slave select lines

°

Allows the use of an external peripheral select 3-to-8 decode

°

Programmable delays for data transmission

•

Slave  mode

°

Programmable start detection mode

•

Multi-master environment

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

36

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

°

Drives into 3-state if not enabled

°

Identifies an error condition if more than one master detected

•

Supports 50 MHz maximum external SPI clock rate through MIO

°

25 MHz maximum through EMIO to PL SelectIO pins

•

Selectable master clock reference

•

Programmable master baud rate divisor

•

Supports 128-byte read and 128-byte write FIFOs

°

Each FIFO is 8-bit wide

•

Programmable FIFO thresholds

•

Supports programmable clock phase and polarity

•

Supports manual or auto start transmission of data

•

Software can poll for status or function as interrupt-driven

•

Programmable  interrupt generation

CAN Controllers (Two)

•

Conforms to the ISO 11898 -1, CAN 2.0A, and CAN 2.0B standards

•

Supports both standard (11-bit identifier) and extended (29-bit identifier) frames

•

Supports bit rates up to 1 Mb/s

•

Transmit message FIFO with a depth of 64 messages

•

Transmit prioritization through one high-priority transmit buffer

•

Support of watermark interrupts for TxFIFO and RxFIFO

•

Automatic re-transmission on errors or arbitration loss in normal mode

•

Receive message FIFO with a depth of 64 messages 

•

Acceptance filtering of four acceptance filters

•

Sleep mode with automatic wake-up

•

Snoop  mode

•

Loopback mode for diagnostic applications

•

Maskable error and status interrupts

•

16-bit time stamping for receive messages

•

Readable error counters

UART Controllers (Two)

•

Programmable baud rate generator

•

64-byte receive and transmit FIFOs

•

6,  7,  or  8  data  bits

•

1, 1.5, or 2 stop bits

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

37

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

•

Odd, even, space, mark, or no parity

•

Parity, framing and overrun error detection

•

Line-break generation and detection

•

Automatic echo, local loopback, and remote loopback channel modes

•

Interrupts generation

•

Rx and Tx signals are on the MIO and EMIO interfaces

•

Modem  control  signals:  CTS,  RTS, DSR, DTR, RI, and DCD are available on the EMIO interface

I2C Controllers (two)

•

Supports 16-byte FIFO

•

I2C bus specification version 2

•

Programmable normal and fast bus data rates

•

Master  mode

°

Write transfer

°

Read transfer

°

Extended address support

°

Support HOLD for slow processor service

°

Supports TO interrupt flag to avoid stall condition

•

Slave  monitor  mode

•

Slave  mode

°

Slave transmitter

°

Slave receiver

°

Extended address support

°

Fully programmable slave response address

°

Supports HOLD to prevent overflow condition

°

Supports TO interrupt flag to avoid stall condition

•

Software can poll for status or function as interrupt-driven device

•

Programmable  interrupt generation

PS MIO I/Os 

The PS MIO I/O buffers are split into two voltage domains. Within each domain, each MIO is 
independently programmable.

•

Two  I/O  voltage  banks

°

Bank 0 voltage bank consists of pins 0:15

°

Bank 1 voltage bank consists of pins 16:53

•

MIO voltage levels can be programmed per bank.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

38

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

°

1.8 and 2.5/3.3 volts

°

CMOS single ended or HSTL differential receiver mode

1.3 Programmable Logic Features and Descriptions

The PL provides a rich architecture of user-configurable capabilities.

•

Configurable logic blocks (CLB)

°

6-input look-up tables (LUTs)

°

Memory capability within the LUT

°

Register and shift register functionality

°

Cascadeable adders

•

36 Kb block RAM

°

Dual port

°

Up to 72-bits wide

°

Configurable as dual 18 Kb

°

Programmable FIFO logic

°

Built-in error correction circuitry

•

Digital signal processing — DSP48E1 Slice

°

25 × 18 two's complement multiplier/accumulator high-resolution (48 bit) signal processor

°

Power saving 25-bit pre-adder to optimize symmetrical filter applications

°

Advanced features: optional pipelining, optional ALU, and dedicated buses for cascading

•

Clock management

°

High-speed buffers and routing for low-skew clock distribution

°

Frequency synthesis and phase shifting

°

Low-jitter clock generation and jitter filtering

•

Configurable  I/Os

°

High-performance SelectIO technology

°

High-frequency decoupling capacitors within the package for enhanced signal integrity

°

Digitally controlled impedance that can be 3-stated for lowest power, high-speed I/O 

operation

°

High range (HR) I/Os support 1.2V to 3.3V 

°

High performance (HP) I/Os support 1.2V to 1.8V (7z030, 7z035, 7z045, and 7z100 devices)

•

Low-power gigabit transceivers (7z012s, 7z015, 7z030, 7z035, 7z045, and 7z100 devices) 

°

High-performance transceivers capable of up to 12.5 Gb/s (GTX) in 7z030, 7z035, 7z045 and 

7z100 devices 

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

39

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

°

High-performance transceivers capable of up to 6.25 Gb/s (GTP) in 7z012s and 7z015 

devices

°

Low-power mode optimized for chip-to-chip interfaces

°

Advanced transmit pre- and post-emphasis, and receiver linear (CTLE) and decision 

feedback equalization (DFE), including adaptive equalization for additional margin

•

Analog-to-digital converter (XADC)

°

Dual 12-bit 1 MSPS analog-to-digital converters (ADCs)

°

Up to 17 flexible and user-configurable analog inputs

°

On-chip or external reference option

°

On-chip temperature and power supply sensors

°

Continuous JTAG access to ADC measurements

•

Integrated interface blocks for PCI Express designs (7z015, 7z030, 7z035, 7z045, and 7z100 

devices)

°

Compatible to the PCI Express base specification 2.1 with Endpoint and Root Port capability

°

Supports Gen1 (2.5 Gb/s) and Gen2 (5.0 Gb/s) speeds

°

Advanced configuration options, advanced error reporting (AER), and end-to-end CRC 

(ECRC) advanced error reporting and ECRC features

1.4 Interconnect Features and Description

Zynq-7000 AP SoC devices uses several interconnect technologies, optimized to the specific 
communication needs of the functional blocks. For more information, refer to the block diagram in 

Figure 1-1

 or a more detailed diagram in 

Figure 5-1

.

1.4.1 PS Interconnect Based on AXI High Performance Datapath 
Switches

•

OCM interconnect

°

Provides access to the 256 KB memory from the central interconnect and the PL

°

CPUs and ACP interfaces have the lowest latency access to OCM through the SCU

•

Central interconnect

°

The central interconnect is 64 bits, connecting the IOP and DMA controller to the DDR 

memory controller, on-chip RAM, and the AXI_GP interfaces (through their switches) for the 

PL logic

°

Connects the local DMA units in the Ethernet, USB and SD/SDIO controllers to the central 

interconnect

°

Connects masters in the PS to the IOP

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

40

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

1.4.2 PS-PL Interfaces

The PS-PL interface contains all the signals available to the PL designer for integrating the PL-based 
functions and the PS. There are two types of interfaces between the PL and the PS. 

1. Functional interfaces which include AXI interconnect, extended MIO interfaces (EMIO) for most 

of the I/O peripherals, interrupts, DMA flow control, clocks, and debug interfaces. These signals 

are available for connecting with user-designed IP blocks in the PL. 

2. Configuration signals which include the processor configuration access port (PCAP), 

configuration status, single event upset (SEU) and Program/Done/Init. These signals are 

connected to fixed logic within the PL configuration block, providing PS control. 

AXI functional interfaces:

•

AXI_ACP

°

One 64-bit cache coherent master port in the PL

°

Connects to the snoop control unit for cache coherency between the CPUs and the PL

•

AXI_HP, four high performance/bandwidth master ports in the PL

°

32-bit or 64-bit data master interfaces (independently programmed)

°

Efficient resizing in 32-bit slave interface configuration mode

°

Efficient upsizing to 64-bits for aligned 32-bit transfers in 32-bit slave interface 

configuration mode

°

Automatic expansion to 64 bits for unaligned 32-bit transfers in 32-bit slave interface 

configuration mode

°

Dynamic command upsizing translation between 32-bit and 64-bit interfaces, controllable 

through AxCACHE[1]

°

Separate R/W programmable issuing capability for read and write commands

°

Programmable release threshold of write commands 

°

Asynchronous clock frequency domain crossing for all AXI interfaces between the PL and PS

°

Smoothing out of “long-latency” transfers using 1 KB (128 by 64 bits) data FIFOs for both 

reads and writes 

°

QoS signaling available from PL ports

°

Command and data FIFO fill-level counts available to the PL 

°

Standard AXI 3.0 interfaces supported 

°

Large slave interface read acceptance capability in the range of 14 to 70 commands (burst 

length dependent)

°

Large slave interface write acceptance capability in the range of 8 to 32 commands (burst 

length dependent)

•

AXI_GP, four general purpose ports

°

Two, 32-bit master interfaces

°

Two, 32-bit slave interfaces

°

Asynchronous clock frequency domain crossing for all AXI interfaces between the PL and PS

°

Standard AXI 3.0 interfaces supported 

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

41

UG585 (v1.11) September 27, 2016

Chapter 1:

Introduction

1.5 System Software

Xilinx provides device drivers for all of the I/O peripherals. These device drivers are provided in 
source format and support bare-metal or stand-alone and Linux. An example first-stage boot loader 
(FSBL) is also provided in source code format. The source drivers for stand-alone and FSBL are 
provided as part of the Xilinx IDE Design Suite Embedded Edition. The Linux drivers are provided 
through the Xilinx Open Source Wiki at 

wiki.xilinx.com

Refer to 

UG821

,

 Zynq-7000 Software Developers Guide

 for additional information.

In addition, Xilinx Alliance Program partners provide system software solutions for IP, middleware, 
operation systems, etc. Refer to the Zynq-7000 landing page at 

www.xilinx.com/zynq

 for the latest 

information.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

42

UG585 (v1.11) September 27, 2016

Chapter 2

Signals, Interfaces, and Pins

2.1 Introduction

This chapter identifies the user visible signals and interfaces in Zynq-7000 AP SoC devices. The 
interfaces and signals are organized into major groups as shown in 

Figure 2-1

. The Zynq-7000 

AP SoC devices consist of a Processing System (PS) with a Xilinx Artix™-7 or Kintex™-7 based 
Programmable Logic (PL) block.

2.1.1 Notices

7z007s and 7z010 CLG225 Devices

The 7z007s single core and 7z010 dual core CLG225 devices (225 pin packages) support 32 MIO pins 
and at most one Ethernet interface through the MIO pins. This is shown in the MIO table in 

2.5.4 MIO-at-a-Glance Table

. One or both of the Ethernet controllers can interface to logic in the PL.

PS-PL Voltage Level Shifters

All of the signals and interfaces that go between the PS and PL traverse a voltage boundary. These 
input and output signals are routed through voltage level shifters that must be enabled and disabled 
during the power-up and power-down sequences of the PL. For more information on the voltage 
level shifters, refer to section 

2.4 PS–PL Voltage Level Shifter Enables

.

Pin Timing and Voltage Specifications

Refer to the Zynq-7000 AP SoC Data Sheet for timing and pin voltage information.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

43

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

X-Ref Target - Figure 2-1

Figure 2-1:

Signals, Interfaces, and Pins

UG585_c2_01_091916

PS_CLK,

POR_RST_N,

SRST_N

PS Signals

and Interfaces

Misc. PL

Signals

MIO Pins, EMIO Signals, JTAG

AXI Interfaces

DDR Memory

USB

Quad-SPI

NAND,

NOR/SRAM

EMIO

MIO

Boot Mode

Zynq 7z012s,

7z015, 7z030,

7z035,7z045,

and 7z100

Multi-gigabit

Serial

Transceivers

(MGTX)

PL Signals

User SelectIO 

XADC

PL Power Pins

FCLKs

Processing
System (PS)

Zynq 7000 Device Boundary

JTAG

M_AXI_GP x2

S_AXI_GP x2
S_AXI_HP x4

S_AXI_ACP x1

 

IRQ, Event,

Standby

DMA Req/Ack

PS Power Pins

DDR Arb,

AXI Idle,

SRAM Int

FTMD Trace,

FTMT Trigs

GigE, SDIO,
SPI, I2C, CAN, UART,
GPIO, TTC, SWDT

Programmable

Logic (PL)

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

44

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.2 Power Pins

The PS and PL power supplies are fully independent, however the PS power supply must be present 
whenever the PL power supply is active. PL power up needs to maintain a certain timing relationship 
with the POR reset signal of the PS. For more details refer to section 

6.3.3 BootROM Performance

: 

PS_POR_B De-assertion Guidelines, page 177

.

The PS includes an independent power supply for the DDR I/O and two independent voltage banks 
for MIO. The power pins are summarized in 

Table 2-1

. The voltage sequencing and electrical 

specifications are shown in the applicable Zynq-7000 AP SoC data sheet. Also refer to the Zynq-7000 
AP SoC packaging and pin documents for more information.

Table 2-1:

Power Pins

Type

Pin Name

Nominal Voltage

Power Pin Description

PS Power

V

CCPINT

1.0V

Internal logic

V

CCPAUX

1.8V

I/O buffer pre-driver

V

CCO_DDR

1.2V to 1.8V

DDR memory interface

V

CCO_MIO0

1.8V to 3.3V

MIO bank 0, pins 0:15

V

CCO_MIO1

1.8V to 3.3V

MIO bank 1, pins 16:53

V

CCPLL

1.8V

Three PLL clocks, analog

PL Power

V

CCINT

1.0V

Internal core logic

V

CCAUX

1.8V

I/O buffer pre-driver

V

CCO_#

1.8V to 3.3V

I/O buffers drivers (per bank)

V

CC_BATT

1.5V

PL decryption key memory backup

V

CCBRAM

1.0V

PL block RAM

V

CCAUX_IO_G#

1.8V to 2.0V

PL auxiliary I/O circuits

XADC

VCCADC, 

GNDADC

N/A

Analog power and ground.

Ground

GND

Ground

Digital and analog grounds

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

45

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.3 PS I/O Pins

A summary of the dedicated PS signal pins is shown in 

Table 2-2

. 

CAUTION!

For MIO pins, the allowable Vin High level voltage depends on the settings of the 

slcr.MIO_PIN_xx [IO_Type] and [DisableRcvr] bits. These restrictions and the restrictions for all I/O pins 
are defined in the Zynq-7000 AP SoC data sheets. Damage to the input buffer can occur when the limits 
are exceeded.

7z007s and 7z010 Devices

The 7z007s single core and 7z010 dual core CLG225 devices (225 pin packages) have fewer pins than 
the other Zynq-7000 AP SoC devices (see 

Table 2-2

). Details for DDR and MIO pins can be found in 

Chapter 10, DDR Memory Controller

 and section 

2.5.3 MIO Pin Assignment Considerations

, 

respectively. There is more information about the CLG225 devices in section 

1.1.3 Notices

.

Table 2-2:

PS Signal Pins

Group

Name

Type

Zynq-7000 

Family

Pin 

Count

(1)

7z007s/

7z010 

Device 

Pin 

Count

Voltage Node

Description

Clock PS_CLK

I

1

1

V

CCO_MIO0

System reference clock. See 

Chapter 25, Clocks

.

Reset

PS_POR_B

I

1

1

V

CCO_MIO0

Power on reset, active low. See

 

Chapter 26, Reset 

System

.

PS_SRST_B

I

1

1

V

CCO_MIO1

Debug system reset, active Low. Forces the system 

to enter a reset sequence. See 

Chapter 26, Reset 

System

.

MIO

PS_MIO[15:0]

I/O

16

16

V

CCO_MIO0

Refer to section 

2.5 PS-PL MIO-EMIO Signals and 

Interfaces

 and 

UG865

, 

Zynq-7000 AP SoC Package 

and Pinout Guide.

PS_MIO[53:16]

I/O

38

16

V

CCO_MIO1

PS_MIO_VREF

Ref

1

0

V

CCO_MIO1

Voltage reference for RGMII input receivers, refer to 

UG933

, 

Zynq-7000 AP SoC PCB Design and Pin 

Planning Guide

.

DDR

PS_DDR_xxx

I/O

73

51

V

CCO_DDR

See

 

Chapter 10, DDR Memory Controller

.

PS_DDR_VR[N,P] N/A

2

1

~

DDR DCI voltage reference pins, refer to 

UG933

, 

Zynq-7000 AP SoC PCB Design and Pin Planning 

Guide

. 

PS_DDR_VREF

Ref

4

4

~

Voltage reference for DDR DQ and DQS differential 

input receivers, refer to 

UG933

, 

Zynq-7000 AP SoC 

PCB Design and Pin Planning Guide

. 

Notes: 

1. Does not include 7z007s single core and 7z010 dual core CLG225 devices.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

46

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.4 PS–PL Voltage Level Shifter Enables

All of the signals and interfaces that go between the PS and PL traverse a voltage boundary. These 
input and output signals are routed through voltage level shifters. The majority of the voltage level 
shifters are enabled by the slcr.LVL_SHFTR_EN register. The voltage level shifter enables for some 
PS-PL traversing signals are controlled with the PL power state. These include signals for the XADC, 
PL, and EMIO JTAGs; the PCAP interface; and other modules.

The enabling and disabling of the voltage level shifters must be managed during the PL power-up 
and power-down sequences to avoid extraneous logic level transitions on the input signals to the PS 
modules. Disable the voltage level shifters before the PL is powered down. Similarly, enable the level 
shifters after the PL is powered up and before the signals are used. The PS must be powered on to 
program the logic in the PL.

Example: Power-up Sequence

1.

Power-up the PL

. Refer to the data sheet for voltage sequencing requirements. The 

slcr.LVL_SHFTR_EN register should be equal to 

0x0

.

2.

Enable the PS-to-PL level shifters

. Write 

0x0A

 to the slcr.LVL_SHFTR_EN register.

3.

Program the PL

.

4.

Wait for the PL to be programmed

. Read devcfg.INT_STS [PCFG_DONE_INT] until = 

1

 to 

indicate that the DONE signals has asserted.

5.

Enable the PL-to-PS level shifters

. Write 

0x0F

 to the slcr.LVL_SHFTR_EN register.

6.

Begin to use the signals and interfaces between the PS and PL

.

Example: Power-down Sequence

1.

Stop using the signals and interfaces between the PS and PL

.

2.

Disable the voltage level shifters

. Write 

0x0

 to the slcr.LVL_SHFTR_EN register.

3.

Power-down the PL

. Refer to the data sheet for voltage sequencing requirements.

4.

Leave the slcr.LVL_SHFTR_EN register = 

0x0

 when the PL is powered down

.

TIP:

Functionally, there is no reason to enable the voltage level shifters until the PL is fully configured. 

The PS does not allow the voltage level shifters to be enabled until the PL global signals indicate that 
it is safe to do so. The PL is fully programmed when the PL DONE signal is High. The PL DONE signal 
is tracked as an interrupt in the DevC subsystem.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

47

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.5 PS-PL MIO-EMIO Signals and Interfaces

The MIO is fundamental to the I/O peripheral connections due to the limited number of MIO pins. 
Software programs the routing of the I/O signals to the MIO pins. The I/O peripheral signals can also 
be routed to the PL (including PL device pins) through the EMIO interface. This is useful to gain 
access to more device pins (PL pins) and to allow an I/O peripheral controller to interface to user 
logic in the PL. See 

Figure 2-2

.

2.5.1 I/O Peripheral (IOP) Interface Routing

The I/O multiplexing of the I/O controller signals differs; that is, some IOP signals are solely available 
on the MIO pin interface, some signals are available via MIO or EMIO, and some of the interface 
signals are only accessible via EMIO. Some of the routing capabilities for each I/O peripheral are 
shown in 

Table 2-3

. The details for each IOP are included in the chapter that describes the IOP. MIO 

pin assignment possibilities are illustrated in section 

2.5.4 MIO-at-a-Glance Table

.

Note:

The routing of the IOP interface I/O signals must be done as a group; that is, the signals must 

not be split and routed to different MIO pin groups. For example, if the SPI 0 CLK is routed to MIO 

pin 40, then the other signals of the SPI 0 interface must be routed to MIO pins 41 to 45. Similarly, 

the signals within an IOP interface must not be split between MIO and EMIO. However, unused 

signals within an IOP interface do not necessarily need to be routed. Unused signals can be 

configured as a GPIO.

X-Ref Target - Figure 2-2

Figure 2-2:

MIO-EMIO Overview

UG585_c2_02_101612

PS I/O

Peripherals

(IOP)

PL

PS PL

AHB

Masters

EMIO

Interface

De

vice

Boundar

y

PS MIO
Pins

PL User
Pins

AHB

Slaves

APB

Slaves

MIO

Multiplexer

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

48

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.5.2 IOP Interface Connections

For most peripherals, there is flexibility in where the I/O signals can be mapped. The routing 
capabilities are shown in 

Figure 2-4

. For example, the XPS design software includes up to 12 possible 

MIO port mappings for CAN, or, if selected, a path to the EMIO interface. The peripheral system 
connection diagram is shown in 

Figure 2-3

.

The majority of the I/O signals for PS peripherals, other than USB, can be routed to either the PS pins 
through the MIO, or to the PL pins through the EMIO. Most peripherals also maintain the same 
protocol between MIO and EMIO, except Gigabit Ethernet. To reduce pin count, a 4-bit RGMII 
interface runs through the MIO at a 250 MHz data rate (125 MHz clock with a double data rate). The 
route through the EMIO includes an 8-bit GMII interface running at a 125 MHz data rate. The USB, 
Quad-SPI, and SMC interfaces are not available to the EMIO interface to the PL. 

Table 2-3:

I/O Peripheral MIO-EMIO Interface Routing

Peripheral

MIO Routing

EMIO Routing

Cross Reference

TTC [0,1]

Clock In, Wave Out. 

One pair of signals from 

each counter.

Clock In, Wave Out.

Three pairs of signals 

from each counter.

See

 

Chapter 8, Timers

SWDT

Clock In, Reset Out

Clock In, Reset Out 

See

 

Chapter 8, Timers

SMC

Parallel NOR/SRAM and 

NAND Flash

Not available

See

 

Chapter 11, Static Memory 

Controller

Quad-SPI [0,1] Serial, dual and quad 

modes

Not available

See

 

Chapter 12, Quad-SPI Flash 

Controller

SDIO [0,1]

50 MHz

25 MHz

See

 

Chapter 13, SD/SDIO Controller

GPIOs

Up to 54 I/O channels 

(GPIO Banks 0 and 1)

64 GPIO channels with 

input, output, 3-state 

control (GPIO banks 2 

and 3)

See

 

Chapter 14, General Purpose I/O 

(GPIO)

USB [0,1]

Host, device, and OTG

Not available

See

 

Chapter 15, USB Host, Device, and 

OTG Controller

Ethernet [0,1]

RGMII v2.0

MII/GMII

(1)

See

 

Chapter 16, Gigabit Ethernet 

Controller

SPI [0,1]

50 MHz

Available

See

 

Chapter 17, SPI Controller

CAN [0,1]

ISO 11898 -1, 

CAN 2.0A/B

Available

See

 

Chapter 18, CAN Controller

UART [0,1]

Simple UART: 

Two pins (TX/RX)

TX, RX, DTR, DCD, DSR, 

RI, RTS and CTS

See

 

Chapter 19, UART Controller

I2C [0,1]

SCL, SDA {0, 1}

SCL, SDA {0, 1}

See

 

Chapter 20, I2C Controller

PJTAG

TCK, TMS, TDI, TDO

TCK, TMS, TDI, TDO, 

3-state for TDO

See

 

Chapter 27, JTAG and DAP 

Subsystem

Trace Port IU

Up to 16-bit data 

Up to 32-bit data

See

 

Chapter 28, System Test and Debug

Notes: 

1. When the Ethernet MII/GMII interface is routed through EMIO, other MII interfaces (e.g., RMII, RGMII, and SGMII) 

can be derived using appropriate shim logic in the PL that attaches to PL pins.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

49

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

On the interconnect side, the USB, Ethernet and SDIO peripherals are connected to the central 
interconnect to service the six DMA masters. Software accesses the slave-only Quad-SPI and SMC 
peripherals via the AHB interconnect. The GPIO, SPI, CAN, UART, and I2C save-only controllers are 
accessed via the APB bus. All control and status registers are also accessed via the APB interconnect 
except for the SDIO controllers which each have two AHB interfaces. This architecture is designed to 
balance the bandwidth needs of each controller interface.

X-Ref Target - Figure 2-3

Figure 2-3:

I/O Peripherals System Diagram

UG585_c2_03_121613

RGMII 0

Comm

Port

GigE 0

ULPI 1

ULPI 0

to EMIO

MDIO 0

AHB 32

APB

AXI 32

MIO

[0]

MIO

[1]

MIO

[2]

MIO

[51]

MIO

[52]

MIO

[53]

MIO

[6]

MIO

[7]

MIO

[8]

MIO

[9]

MIO

[10]

DMA

Regs

RGMII 1

Comm

Port

GigE 1

AHB 32

APB

DMA

Regs

USB 0

WAVE_OUT

CLK_IN

TTC 1, 0

GMII via EMIO

to EMIO

RESET_OUT

CLK_IN

SWDT

Central
Interconnect

Slave
Interconnect

Zynq
Device
Pins

PS

AHB 32

APB

DMA

Regs

USB 1

AHB 32

APB

DMA

Regs

QSPI 1

SMC

ONFi

Parallel

GPIO

QSPI 0

Quad SPI 0

Quad SPI 1

NAND

NOR/SRAM

AXI 32

APB

DMA

Regs

Data Path

Regs

AXI 32

APB

APB

APB

APB

APB

APB

APB

DMA

Regs

SDIO 1

SDIO 0

SDIO 0

Boot Mode
Pins:

MIO[5:2]
Flash/JPEG

MIO[6]
PLL Bypass

MIO[8:7]
Voltage Mode

AHB 32

DMA

Regs

SDIO 1

AHB 32

AHB 32

AHB 32

DMA

Regs

AXI 32

M

AXI 32

S

AXI 32

GPIO Banks 0 & 1

GPIO Banks 2 & 3

SPI {0, 1}

CAN {0, 1}

EMIO

Programmable Logic (PL)

UART {0, 1}

I2C {0, 1}

Control,

Status Regs

To APB slave ports for Regs

Boot De

vices

PLL

VMODE

Der

vice

Boundar

y

IOPs

MIO

Slave

S

S

S

S

S

S

M

S

M

M

M

M

S

M

M

M

M

M

M

to EMIO

Port/PWR

Port/PWR

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

50

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.5.3 MIO Pin Assignment Considerations

Normally, each pin is assigned to one function. One exception to this is the dual use boot mode 
strapping resistors (MIO [2:8]). 

IMPORTANT:

There are several important MIO pin assignment considerations. The MIO-at-a-Glance 

table, the interface routing table, and these pin assignment considerations are helpful when doing pin 
planning.

Interface Frequencies:

 The clocking frequency for an interface usually depends on device speed 

grade and whether the interface is routed via MIO or EMIO. The possible routing paths for each 
interface are listed in 

Table 2-3, page 48

. The maximum clock frequency that can be used for each 

speed grade and routing path are defined in the Zynq-7000 AP SoC data sheets.

Two MIO Voltage Banks:

 The MIO pins are split across two independently configured sets of I/O 

buffers: Bank 0, MIO[15:0] and Bank 1, MIO[53:16]. The signalling voltage is initially configured using 
the VMODE boot mode strapping pins. Each bank can be configure for 1.8V signalling or 2.5V/3.3V.

Boot Mode Strapping Pins:

 These pins can be assigned to I/O peripherals in addition to functioning 

as boot mode pins. MIO pins [8:2], define the boot device, the initial PLL clock bypass mode, and the 
voltage mode (VMODE) for the MIO banks. The strapping pins are sampled a few PS_CLK clock cycles 
after the PS_POR_B reset signal de-asserts. The board design ties these signals to VCC or ground 
using 20 K

Ω

 pull-up and pull-down resisters. More information about the boot mode pin settings is 

provided in 

Chapter 6, Boot and Configuration

.

I/O Buffer Output Enable Control:

 The output enable for each MIO I/O buffer is controlled by a 

combination of the setting of the three-state override control bit, the selected signal type (input-only 
or not), and the state of the peripheral controller. The three-state override bit can be controlled from 
either of two places: the slcr.MIO_PIN_xx [TRI_ENABLE] register bit or the slcr.MIO_MST_TRI register 
bits. These bits control the same flip-flop to help control the three-state signal of the I/O buffer. The 
I/O buffer output is enabled when the three-state override control bit = 

0

 and either the signal is an 

output-only or the I/O peripheral desires to drive a signal that is configured as I/O.

Boot from SD Card:

 The BootROM expects the SD card to be connected to MIO pins 40 through 45 

(SDIO 0 interface).

Static Memory Controller (SMC) Interface:

 Only one SMC memory interface can be used in a 

design. The SMC controller consumes many of the MIO pins and neither of the SMC memory 
interfaces can be routed to the EMIO. 

For example, if an 8-bit NAND Flash is implemented, then Quad-SPI, is not available and the test port 
is limited to 8-bits. If a 16-bit NAND Flash is implemented, then additional pins are consumed. 
Ethernet 0 is not available. The SRAM/NOR interface consumes up to 70% of the MIO pins, 
eliminating Ethernet and USB 0. 

The SRAM/NOR upper address pins are optional, as appropriate for the attached device. Also note 
that the SMC interface straddles the two MIO voltage banks.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

51

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

Quad-SPI Interface:

 The lower memory Quad-SPI interface (QSPI_0) must be used if the Quad-SPI 

memory subsystem is to be used. The upper interface (QSPI_1) is optional and is only used for a 
two-memory arrangement (parallel or stacked). Do not use the Quad-SPI 1 interface alone.

MIO Pins [8:7] are Outputs:

 These MIO pins are available as output only. GPIO channels 7 and 8 can 

only be configured as outputs.

MIO Pins in 7z007s and 7z010 CLG225 Devices:

 7z010 dual core and 7z007s single core CLG225 

devices have 32 MIO pins, 0:15, 28:39, 48, 49, 52, and 53. All other Zynq-7000 AP SoC devices include 
all 54 MIO pins and all devices have the same EMIO interface functionality. Refer to section 

1.1.3 Notices

.

The 32 MIO pins available in the 7z007s and 7z010 devices restrict the functionality of the PS:

•

Either one USB or one Ethernet controller via MIO

•

No boot from SD Card

•

No NOR/SRAM interfacing

•

Width of NAND Flash limited to 8 bits

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

52

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.5.4 MIO-at-a-Glance Table

Table 2-4

 presents MIO information in a compact format for easy reference; the gray boxes represent 

signals that are not usable in devices with CLG225 packages (7z010 dual core and 7z007s single core 
devices). Refer to section 

PS-PL MIO-EMIO Signals and Interfaces

 for background information. This 

section also includes important pin assignment considerations.

Table 2-4:

MIO-at-a-Glance

MIO Voltage Bank 0 

Package Bank 500

MIO Voltage Bank 1 Package Bank 501

0 1 2 3 4 5 6 7 8 9

1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 3 3 3 3 3 3 3 3 3 3 4 4 4 4 4 4 4 4 4 4 5 5 5 5
0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3

Pins not available in 

7z010 and 7z007s CLG225 devices

Pins not available in 

7z010 and 7z007s 

CLG225 devices

BOOT_MODE

The 20k ohm Boot Mode

pull-up/down resistors 

are sampled at Reset.

Ethernet 0

Ethernet 1

 MDIO

   

Device pll V

tx 

ck

tx data

tx 

ctl

rx 

ck

rx data

rx 

ctl

tx 

ck

tx data

tx 

ctl

rx 

ck

rx data

rx 

ctl

ck d

Quad SPI 0

Quad SPI 1

USB 0

USB 1

cs 

1

cs 

0

io 

0

io 

1

io 

2

io 

3

s 

clk

fb

ck

s 

clk

io 

0

io 

1

io 

2

io 

3

 

da

ta dir

st

p

nx

t

data

ck data da

ta dir

st

p

nx

t

data

ck data

SPI

1, 0

SPI  1

SPI  0

SPI  1

SPI  0

SPI  1

SPI  0

SPI  1

mo

si

mi

so ck

ss 

0

ss

1

ss

2 ck

mi

so

ss 

0

ss

1

ss

2

mo

si

mo

si

mi

so ck

ss 

0

ss

1

ss

2 ck

mi

so

ss 

0

ss

1

ss

2

mo

si

mo

si

mi

so ck

ss 

0

ss

1

ss

2 ck

mi

so

ss 

0

ss

1

ss

2

mo

si

mo

si

mi

so ck

ss 

0

ss

1

ss

2

SDIO

1, 0

SDIO  1

SDIO  0

SDIO  1

SDIO  0

SDIO  1

SDIO  0

SDIO  1

io 

0

c

m

d

ck io

1

io 

2

io 

3 ck

c

m

d

io

0

io 

1

io 

2

io 

3

io 

0

c

m

d

ck io

1

io 

2

io 

3 ck

c

m

d

io

0

io 

1

io 

2

io 

3

io 

0

c

m

d

ck io

1

io 

2

io 

3 ck

c

m

d

io

0

io 

1

io 

2

io 

3

io 

0

c

m

d

ck io

1

io 

2

io 

3

SD Card Detect 

and

 Write Protect

 are available in any of the shaded positions in any combination of the four signals.

0 1 2 3 4 5 6

9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

SD Card Power Controls 

are available on an odd/even pin basis that corresponds to SDIO controllers 0 and 1.

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

 SMC

 interface choice: NOR/SRAM or NAND Flash

cs

0

no

te

data

oe bls data

da

ta

address [0:24]

NOR/SRAM

MIO Pin 1

 is optional: 

addr 25, cs 1 or gpio

cs  alewe io 

2

io 

0

io 

1 cle rd io 4 ~ 7

io 

3

bu

sy  

io 8 ~ 15

NAND Flash

0 1 2 3 4 5 6 7 8 9

1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 3 3 3 3 3 3 3 3 3 3 4 4 4 4 4 4 4 4 4 4 5 5 5 5
0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3

CAN

0 

     

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

1 

 

tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx

CAN External Clocks

 are optionally available on any pin in any combination

UART

0 

     

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

rx tx  

1 

 

tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx   tx rx

I2C

0 

        ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d    

1 

            ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d     ck d

System 

Timers 

TTC 0

 Clk In, Wave Out

w ck

  

w ck

  

w ck

TTC 1

 Clk In, Wave Out

w ck

  w ck

  w ck

SWDT

 Clk In, Reset Out ck r

ck r

ck r

ck r ck r

GPIOs 

are available for each MIO pin. Pins 0 ~ 31 are controlled by GPIO bank 0. Pins 32 ~ 53 are controlled by GPIO bank 1.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

PJTAG Interface

t

di

t

do

t

ck

t

ms

t

di

t

do

t

ck

t

ms

t

di

t

do

t

ck

t

ms

t

di

t

do

t

ck

t

ms

                        ck ctl   

ck ctl

Clock and Control

Trace Port User Interface

    8 9 10 11 12 13 14 15 2 3     0 1 4 5 6 7

2 3

0 1

Data

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

53

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.5.5 MIO Signal Routing

Signal routing through the MIO is controlled by the MIO_PIN_[53:0] configuration registers located 
in the slcr registers set. The MIO multiplexes and de-multiplexes the various input and output signals 
to the MIO pins using four stages of multiplexing, as shown in 

Figure 2-4

. The high-speed data 

signals (such as RGMII for Gigabit Ethernet and ULPI for USB) are routed through only one 
multiplexer stage. The slower signals (such as the UART and I2C ports) are routed through all four 
multiplexer stages. The routing for each MIO pin is independently controlled by multiple bit fields in 
each MIO_PIN register.

Any of the MIO pins can be programmed to be an external CAN controller reference clock using the 
CAN_MIOCLK_CTRL register.

2.5.6 Default Logic Levels

The inputs to the I/O peripherals are driven with default values when another source is not routed to 
either the MIO or the EMIO. If an input is routed to EMIO, but the PL is powered down, then the same 
default value is driven to the I/O peripheral. (See 

Figure 2-5

.)

For MIO-only signals, the default signal input is driven when the MIO multiplexer does not route the 
signal to an MIO pin.

For MIO-EMIO signals, the default signal input is driven when the MIO multiplexer does not route the 
signal to an MIO pin (the signal defaults to the EMIO interface) and when the signal is programmed 
to be routed through the EMIO, but the PL either does not drive the signal (not configured) or is not 
able to drive it (powered down).

X-Ref Target - Figure 2-4

Figure 2-4:

MIO Signal Routing

UG585_c2_04_042312

Controller

Outputs

Outputs
from
Controllers

Notice: Not all mux
inputs are populated
with controller outputs.

Inputs to

Controllers

Level 3 Muxing

Level 2 Muxing

0
1
2
3
4
5
6
7

Controller

Outputs

0

Input Tie-Offs

EMIO

Other
MIO
Pins

1
2
3

Level 1 Muxing

Controller

Output

Controller

Input

0

1

Level 0 Muxing

Controller

Output

MIO Pin

0

1

To Program Muxing

Levels, refer to the

select fields in Registers

MIO_PIN_[53:00]

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

54

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

The default input signal logic levels are designed to be benign to the I/O peripheral. As a precaution, 
the related peripheral core should also be disabled when not in use. The logic levels are shown in the 
signal tables in each chapter for each I/O peripheral.

2.5.7 MIO Pin Electrical Parameters

The MIO_PIN registers include bit fields to control the electrical pin characteristics of each I/O Buffer 
(GPIOB). This includes I/O buffer signaling voltage, slew rate, 3-state control, pull-up resistor, and 
HSTL enable. These are summarized in 

Table 2-5

. Refer to the applicable Zynq-7000 AP SoC data 

sheet for electrical specifications.

CAUTION!

The allowable Vin High level voltage depends on the settings of the 

slcr.MIO_PIN_xx[IO_Type] and [DisableRcvr] bits. The restrictions are defined in the Zynq-7000 AP SoC 
data sheets. Damage to the input buffer can occur when the limits are exceeded.

X-Ref Target - Figure 2-5

Figure 2-5:

Non-selected Controller Inputs

UG585_c2_05_042312

Hardcoded

Tie-Offs

0

EMIO Output

EMIO Input

Voltage translation

and drives a default

value to the MIO mux.

EMIO Inputs

1

No Interface

Selected

Subsystems

With MIO And
EMIO Routing

MIO Mux

Input Signal

Tie-Offs

Programmable

Logic

MIO
Pins

Subsystems

With MIO-only

Routing

Table 2-5:

MIO I/O Buffer Programmable Parameters

 I/O Buffer 

Parameter

MIO_PIN Register 

Bit Field

Selections

Comments

Signaling

I/O_Type

LVCMOS (18, 25, 33), HSTL

Selects the drive and receiver type

HSTL Receiver

DisableRcvr

Enable, Disable

Enable when IO_Type = HSTL

Slew Rate

Speed

Fast, Slow

Selects edge rate for all I/O types

3-State Control 3-State Control

Enable, Disable

Enables 3-state for all I/O types

Pull-up

Pull-up

Enable, Disable

Enables pull-up for all I/O types

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

55

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

VREF Source Considerations

The VREF pins for HSTL signaling can be from an internal or external source. The user should choose 
based system design needs. The reference source is selected using the slcr.GPIOB_CTRL 
[VREF_SW_EN] register bit.

2.6 PS–PL AXI Interfaces

The PS side of the AXI interfaces are based on the AXI 3 interface specification. Each interface 
consists of multiple AXI channels. The interfaces are summarized in 

Table 2-6

. Over a thousand 

signals are used to implement these nine PL AXI interfaces.

Note:

The PL level shifters must be enabled via LVL_SHFTR_EN before PL logic communication can 

occur, refer to section 

2.7.1 Clocks and Resets

.

2.7 PS–PL Miscellaneous Signals

The programmable logic interface group contains miscellaneous interfaces between PS and the PL. 
An input is driven by the PL and an output is driven by the PS. Signals might have suffixes where an 
'N' suffix indicates an active Low signal; otherwise the signal is active High. A 'TN’ suffix indicates an 
active Low 3-state enable signal and is an output to the PL. Output signals to the PL are always driven 
to either a High or Low level state. 

PS-PL signal groups are identified in 

Table 2-7

.

Table 2-6:

PL AXI Interfaces

Interface 

Name

Interface Description

Master

Slave

Signals

M_AXI_GP0

General Purpose (AXI_GP)

PS

PL 

Chapter 5, Interconnect

 has a 

section to describe each of these 

interfaces.
The AXI signals are listed 

individually in section 

5.6 PS-PL 

AXI Interface Signals

.

The AXI_ACP interface is also 

described in multiple places in 

Chapter 3, Application 

Processing Unit

, including section 

3.5.1 PL Co-processing 

Interfaces

.

The PS interconnect is shown in 

Figure 5-1

.

M_AXI_GP1

PS

PL 

S_AXI_GP0

General Purpose (AXI_GP)

PL

PS

S_AXI_GP1

PL

PS

S_AXI_ACP

Accelerator Coherency Port, 

cache-coherent transaction (ACP)

PL

PS

S_AXI_HP0

High Performance ports (AXI_HP) with 

read/write FIFOs and two dedicated 

memory ports on DDR controller and 

a path to the OCM. The AXI_HP 

interfaces are known also as AFI.

PL

PS

S_AXI_HP1

PL

PS

S_AXI_HP2

PL

PS

S_AXI_HP3

PL PS

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

56

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

Note:

The PL level shifters must be enabled via the slcr.LVL_SHFTR_EN register before PL logic 

communication can occur, refer to section 

2.7.1 Clocks and Resets

.

2.7.1 Clocks and Resets

Clocks

The PS clock module provides four frequency-programmable clocks (FCLKs) to the PL that are 
physically spread out along the PS–PL boundary. The clocks can also be individually controlled. The 
FCLK clocks can be routed to PL clock buffers to serve as a frequency source. 

Note:

There is no guaranteed timing relationship between any of the four PL clocks and between 

any of the other PS-PL signals. Each clock is independently programmed and operated. The 

FCLKCLKTRIGN[3:0] signals are currently not supported. They must be tied to ground in the PL. The 

FCLK clocks are described in 

Chapter 25, Clocks

.

Resets 

The PS reset subsystem provides four programmable reset signals to the PL. The reset signals are 
controlled by writing to the slcr.FPGA_RST_CTRL SLCR[FPGA[3:0]_OUT_RST] bit fields. The resets are 
independently programmed and are completely independent of the PL clocks and all other PS-PL 
signals. The PS reset subsystem is described in 

Chapter 26, Reset System

.

The PL clocks and resets are summarized in 

Table 2-8

. 

Table 2-7:

PS-PL Signal Groups

PS-PL Signal Group 

Signal Name

Reference

PL clocks and resets

FCLKx

2.7.1 Clocks and Resets

PL interrupts to PS

IRQF2Px

2.7.2 Interrupt Signals

IOP interrupts to PL

IRQP2Fx

2.7.2 Interrupt Signals

Events

EVENTx

2.7.3 Event Signals

IdleAXI, DDR ARB, SRAM 

interrupt, FPGA 

FPGA, DDR, EMIO

2.7.4 Idle AXI, DDR Urgent/Arb, SRAM 

Interrupt Signals

DMA controller 

DMACx 

2.7.5 DMA Req/Ack Signals

EMIO signals

EMIOx 

Table 2-3

USB port indicator and power 

control

EMIOUSBx

15.16.3 MIO-EMIO Signals

Table 2-8:

PL Clock and Reset Signals

Type

PL Signal Name

I/O

Reference

PL Clocks

FCLKCLK[3:0]

O

Chapter 25, Clocks

PL Clock Throttle Control FCLKCLKTRIG [3:0]

I

PL Resets

FCLKRESETN [3:0]

O

Chapter 26, Reset System

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

57

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.7.2 Interrupt Signals

The interrupts from the processing system I/O peripherals (IOP) are routed to the PL and assert 
asynchronously to the FCLK clocks. In the other direction, the PL can asynchronously assert up to 20 
interrupts to the PS. Sixteen of these interrupt signals are mapped to the interrupt controller as a 
peripheral interrupt where each interrupt signal is set to a priority level and mapped to one or both 
of the CPUs. The remaining four PL interrupt signals are inverted and routed to the nFIQ and nIRQ 
interrupt directly to the signals to the private peripheral interrupt (PPI) unit of the interrupt 
controller. There is an nFIQ and nIRQ interrupt for each of two CPUs. The PS to PL and PL to PS 
interrupts are listed in 

Table 2-9

. Details of the interrupt signals are described in 

Chapter 7, Interrupts

.

2.7.3 Event Signals

The PS supports processor events to and from the PL (see 

Table 2-10

). These signals are 

asynchronous to the PS and FCLK clocks. For details on these signals, see 

Chapter 3, Application 

Processing Unit

.

2.7.4 Idle AXI, DDR Urgent/Arb, SRAM Interrupt Signals

The idle AXI signal to the PS is used to indicate that there are no outstanding AXI transactions in the 
PL. It cannot be read from any registers. Driven by the PL, this signal is one of the conditions used to 
initiate a PS bus clock shut-down by ensuring that all PL bus devices are idle.

The DDR urgent/arb signal is used to signal a critical memory starvation situation to the DDR 
arbitration for the four AXI ports of the PS DDR memory controller. The EMIOSRAMINT signal is used 
to alert the PL that the static memory controller has triggered an interrupt.

Table 2-9:

PL Interrupt Signals

Type

PL Signal Name I/O

Destination

PL to PS 

Interrupts

IRQF2P[7:0]

I

SPI: Numbers [68:61].

IRQF2P[15:8]

I

SPI: Numbers [91:84].

IRQF2P[19:16]

I

PPI: nFIQ, nIRQ (both CPUs).

PS to PL 

Interrupts

IRQP2F[27:0]

O

Pl Logic. These signals are received from the I/O peripherals and are 

forwarded to the interrupt controller. These signals are also provided as 

outputs to the PL.

Table 2-10:

PL Event Signals

Type

PL Signal Name

I/O

Description

Events

EVENTEVENTI

I

Causes one or both CPUs to wake up from a WFE state.

EVENTEVENTO

O Asserted when one of the CPUs has executed the SEV instruction. 

Standby

EVENTSTANDBYWFE[1:0]

O CPU standby mode: asserted when a CPU is waiting for an event.

EVENTSTANDBYWFI[1:0]

O CPU standby mode: asserted when a CPU is waiting for an 

interrupt.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

58

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

2.7.5 DMA Req/Ack Signals

There are four sets of DMA controller flow control signals for use by up to four PL slaves connected 
via the M_AXI_GP interfaces (see 

Table 2-11

). These four sets of flow control signals correspond to 

DMA channels 4 through 7, see 

Chapter 9, DMA Controller

.

2.8 PL I/O Pins

A summary of the PL I/O pins is shown in 

Table 2-13

. Refer to the applicable Zynq-7000 AP SoC data 

sheet and Zynq-7000 AP SoC packaging and pin documents for more information.

For more information on multi-gigabit serial transceivers pins, see the Pin Description and Design 
Guidelines section in 

UG476

, 

7 Series FPGAs GTX Transceivers User Guide

. (Four to sixteen 

transceivers are available in the Kintex-based Zynq 7z030, 7z035, 7z045, and 7z100 devices.)

7z007s and 7z010 Device Notice

Devices in CLG225 packages (7z010 dual core and 7z007s single core devices) have fewer pins than 
the other Zynq-7000 AP SoC devices. For these devices, DXN is tied to ground, Bank 34 has 8 I/Os, 
and Bank 35 has 46 I/Os. There are also only four pairs of XADC signals.

Table 2-11:

PL AXI Idle, DDR Urgent/Arb and SRAM Interrupt Signals

Type

PL Signal Name

I/O

Destination

Reference

Idle PL AXI Interfaces FPGAIDLEN

I

Central interconnect 

clock disable logic

Central Interconnect Clock Disable

 in 

section 

25.1.4 Power Management

DDR Urgent Signal

DDRARB[3:0]

I

DDR memory 

controller

Chapter 10, DDR Memory Controller

SRAM

EMIOSRAMINTIN

I

Static memory 

controller interrupt

Chapter 11, Static Memory 

Controller

Table 2-12:

PL DMA Signals

Type

Signal

PL Signal Name

I/O

Reference

Clock and Reset

Clock

DMA[3:0]ACLK

I

9.2.7 PL Peripheral Request Interface

Request

Ready

DMA[3:0]DRREADY

O

Chapter 9, DMA Controller

Valid

DMA[3:0]DRVALID

I

Type

DMA[3:0]DRTYPE[1:0]

I

Last

DMA[3:0]DRLAST

I

Acknowledge

Ready

DMA[3:0]DAREADY

I

Valid

DMA[3:0]DAVALID

O

Type

DMA[3:0]DATYPE[1:0]

O

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

59

UG585 (v1.11) September 27, 2016

Chapter 2:

Signals, Interfaces, and Pins

CAUTION!

The allowable Vin High level voltages are defined in the Zynq-7000 AP SoC data sheets. 

Damage to the input buffer can occur when the limits are exceeded.

Table 2-13:

PL Pin Summary

Group

Name

Type

Description

User I/O Pins

IO_LXXY_#, 

IO_XX_#

I/O

Most user I/O pins are capable of differential signaling and can be 

implemented as pairs. The top and bottom I/O pins are always 

single ended.

Multi-Gigabit 

Serial 

Transceivers

MGTXRX[P,N]

I

Differential receive and transmit ports. Multi-Gigabit Serial 

Transceiver pins. Four transceivers are available in the Zynq-7000 

AP SoC 7z030 device and 16 in the 7z035, 7z045 and 7z100 devices.

MGTXTX[P,N]

O

MGTAVCC_G#

I

1.0V analog power-supply pin for receiver and transmitter internal 

circuits.

MGTAVTT_G#

I

1.2V analog power-supply pin for the transmit driver.

MGTVCCAUX_G#

I

1.8V auxiliary analog Quad PLL voltage supply for the transceivers.

MGTREFCLK0/1P

I

Positive differential reference clock for the transceivers.

MGTREFCLK0/1N

I

Negative differential reference clock for the transceivers.

MGTAVTTRCAL

N/A Precision reference resistor pin for internal calibration termination.

MGTRREF

I

Precision reference resistor pin for internal calibration termination.

PL JTAG

PL_TCK, PL_TMS, 

PL_TDI, PL_TDO

I/O See

 

Chapter 27, JTAG and DAP Subsystem

.

Configuration

DONE, INIT_B, 

PROGRAM_B

I/O Refer to the 7-series documentation.

CFGBVS

I

Pre-configuration I/O standard type for the dedicated 

configuration bank 0.

PUDC_B

I

Active Low input enables internal pull-ups during configuration on 

all SelectIO pins.

XADC

VP, VN

I

Dedicated differential analog inputs.

VREFP, VREFN

N/A Reference input (1.25V) and ground.

AD[15:0]P, 

AD[15:0]N

I

16 differential auxiliary analog inputs.

Multi-function

MRCC

I

Clock capable I/Os driving BUFRs, BUFIOs, BUFGs and 

MMCMs/PLLs. In addition, these pins can drive the BUFMR for 

multi-region BUFIO and BUFR support. These pins become regular 

user I/Os when not needed as a clock.

SRCC

I

Clock capable I/Os driving BUFRs, BUFIOs and MMCMs/PLLs. These 

pins become regular user I/Os when not needed for clocks.

T[3:0]

I

Four memory byte groups.

T[3:0]_DQS

I

DDR DQS strobe pin that belongs to the memory byte group T0-T3.

Temperature

DXP, DXN

I

Temperature-sensing diode pins.

Reserved

RSVDVCC

I

Tie to V

CCO_0

.

RSVDGND

I

Tie to ground.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

60

UG585 (v1.11) September 27, 2016

Chapter 3

Application Processing Unit

3.1 Introduction

3.1.1 Basic Functionality

The application processing unit (APU), located within the PS, contains one processor for single-core 
devices or two processors for dual-core devices. These are ARM® Cortex™-A9 processors with NEON 
co-processors connected in an MP configuration sharing a 512 KB L2 cache. Each processor is a 
high-performance and low-power core that implements two separate 32 KB L1 caches for instruction 
and data. The Cortex-A9 processor implements the ARM v7-A architecture with full virtual memory 
support and can execute 32-bit ARM instructions, 16-bit and 32-bit Thumb instructions, and 8-bit 
Java™ byte codes in the Jazelle state. The NEON™ coprocessor media and signal processing 
architecture adds instructions that target audio, video, image and speech processing, and 3D 
graphics. These advanced single instruction multiple data (SIMD) instructions are available in both 
ARM and Thumb states. A block diagram of the APU is shown in 

Figure 3-1

.

The Cortex-A9 processor(s) within the APU are organized in an MP configuration with a snoop 
control unit (SCU) responsible for maintaining L1 cache coherency between the two processors and 
the ACP interface from the PL. To increase performance, there is a shared unified 512 KB level-two 
(L2) cache for instruction and data. In parallel to the L2 cache, there is a 256 KB on-chip memory 
(OCM) module that provides a low-latency memory.

An accelerator coherency port (ACP) facilitates communication between the programmable logic (PL) 
and the APU. This 64-bit AXI interface allows the PL to implement an AXI master that can access the 
L2 and OCM while maintaining memory coherency with the CPU L1 caches.

The unified 512 KB L2 cache is 8-way set-associative and allows you to lock the cache content on a 
line, way, or master basis. All accesses through the L2 cache controller can be routed to the DDR 
controller or can be sent to other slaves in the PS or PL depending on their address. To reduce 
latency to the DDR memory, there is a dedicated port from the L2 controller to the DDR controller.

Debug and trace capability is built into the two processor cores and interconnects as a part of the 
CoreSight™ debug and trace system. You can control and interrogate the processor(s) and the 
memory through the debug access port (DAP). Furthermore, 32-bit AMBA® trace bus (ATB) masters 
from the processor(s) are funneled with other ATB masters, such as Instrumentation Trace Macrocell 
(ITM) and Fabric Trace Monitor (FTM), to generate the unified PS trace through the on-chip 
embedded trace buffer (ETB) or the trace-port interface units (TPIU).

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

61

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

ARM architecture supports multiple operating modes including supervisor, system, and user modes 
to provide different levels of protection at the application level. The architecture support for 
TrustZone technology helps to create a secure environment to run applications and protect their 
contents. TrustZone built into the ARM CPU processor and many peripherals enables a secure system 
to handle keys, private data, and encrypted information without allowing these secrets to leak to 
non-trusted programs or users.

The APU contains a 32-bit watchdog timer and a 64-bit global timer with auto-decrement features 
that can be used as general-purpose timers and also as a mechanism to start up the processors from 
standby mode.

X-Ref Target - Figure 3-1

Figure 3-1:

APU Block Diagram

UG585_c3_01_100812

DDR

CPUs

Snoopable Data

buffers and caches 

SCU

M0

M1

L2 Cache

M0

S

M

S

OCM

Accelerator

Coherency Port

(ACP) 

PL Fabric

L1 Cache Line

Updates

S

Read/Write

Requests

Flush Cache Line to

Memory

Maintain L1 Cache

Coherency

APU

Cache Coherent

Transactions 

Tag RAM

System

Interconnect

System

Interconnect

M1

Cacheable

and Non-

cacheable
Accesses 

Cacheable and Non-
cacheable Accesses to DDR,
PL, Peripherals, and PS
registers

Data RAM

Tag 

RAM

Cache Tag RAM

Update

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

62

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

3.1.2 System-Level View

The APU is the most critical component of the system that comprises the PS, the IP cores 
implemented in the PL, and board-level devices such as the external memories and the peripherals. 
The main interfaces through which the APU communicates to the rest of the system are two 
interfaces through the L2 controller and an interface to the OCM that is parallel to the L2 cache. See 

Figure 3-1

.

All accesses from the dual/single Cortex-A9 MP system go through the SCU and all accesses from 
any other master that requires coherency with the Cortex-A9 MP system also need to be routed 
through the SCU using the ACP Port. All accesses that are not routed through the SCU are 
non-coherent with the CPU and software has to explicitly handle the synchronization and coherency.

Accesses from the APU can target the OCM, DDR, PL, IOP slaves, or registers within the PS 
sub-blocks. To minimize the latency to the OCM, a dedicated master port from the SCU provides 
direct access by the processors and the ACP to the OCM, offering a latency that is even less than the 
L2 cache.

All APU accesses to the DDR are routed through the L2 cache controller. To improve the latencies of 
the DDR accesses, there is a dedicated master port from the L2 cache controller to the DDR memory 
controller that allows all APU-DDR transactions to bypass the main interconnects which are shared 
with the other masters. All other accesses from the APU that are neither OCM-bound nor 
DDR-bound go through the L2 controller and are routed through the main interconnect using a 
second port. The accesses that pass through the L2 cache controller do not have to be cacheable.

Exclusive access transactions from LDREX/SDREX instructions or ACP exclusive transactions in the 
APU are described under 

Exclusive AXI Accesses in Chapter 5

. As shown in 

Figure 3-2

, the APU and 

its sub-blocks all operate in the CPU_6x4x clock domain. The interfaces from the APU to the OCM 
and to the main interconnects are all synchronous. The main interconnects can run at 1/2 or 1/3 of 
the frequency of the CPU. The DDR block is on the DDR_3x clock domain and operates 
asynchronously to the APU. The ACP port to the APU block includes a synchronizer and the PL master 
that uses this port can have a clock that is asynchronous to the APU.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

63

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

X-Ref Target - Figure 3-2

Figure 3-2:

APU System View Diagram

UG585_c3_02_101614

PL Fabric

High Performance

AXI Controllers

(AXI_HP)

Application

Processing Unit

PL Clocks

M0

FIFO

ASYNC

M1

M2

M3

Cache

Coherent
ACP Port

Cortex-A9

NEON MMU

L1 I/D Caches

Slave Interconnect for

Master Peripherals

DMA

Controller

IOP

Instruction

Data Snoop

CPU_6x4x

M

General

Purpose

AXI Masters

M0

M1

General

Purpose

AXI Slaves

S0

S1

FIFO

FIFO

FIFO

32-/

64-bit

64-bit

64-bit

64-bit

64-bit

32-bit

32-bit

64-bit

ASYNC

ASYNC

Snoop Control Unit

32-/

64-bit

32-/

64-bit

ASYNC

ASYNC

ASYNC

32-/

64-bit

ASYNC

4

DevC

8

QoS

CPU_2x

DDR_3x

Read/Write
Requests
(e.g., 8 reads,
8 writes)

Clock
Synchronizer

Quality of
Service
Priority

Clock Domains
are specified within
Some Blocks

CPU_1x

On-chip

RAM

256 kB

16

4

8

16

8

8

8

1

ASYNC

ASYNC

DAP

CPU_2x

L2 Cache

512 KB

M0

M1

IOP

Masters

IOP

Slave

Reg &

Data

M

Central Interconnect

DDR Controller

CPU_2x

Master Interconnect

for Slave Peripherals

OCM

Interconnect

QoS

QoS

8

QoS

QoS

QoS

QoS

AXI_HP
to DDR
Interconnect

ASYNC

ASYNC

ASYNC

1

8

4

8

M3

M2

M1

M0

8

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

64

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

3.2 Cortex-A9 Processors

3.2.1 Summary

The APU implements a dual/single-core Cortex-A9 MP configuration. Each processor has its own 
SIMD media processing engine (NEON), memory management unit (MMU), and separate 32 KB 
level-one (L1) instruction and data caches. Each Cortex-A9 processor provides two 64-bit AXI master 
interfaces for independent instruction and data transactions to the SCU. Depending on the address 
and attributes, these transactions are routed to the OCM, L2 cache, DDR memory, or, through the PS 
interconnect, to other slaves in the PS, or to the PL. Each processor interface with the SCU includes 
the required snoop signals to provide coherency between the L1 data caches within the processors 
and the shared L2 cache for shareable memory. The Cortex-A9 and its subsystem also provide 
complete Trustzone extension, necessary for user security. 

The Cortex-A9 processor implements the necessary hardware features for program debug and trace 
generation support. The processor also provides hardware counters to gather statistics on the 
operation of the processor and memory system.

The major sub-blocks within the Cortex-A9 are the central processing unit (CPU), the L1 instruction 
and data caches, the memory management unit (MMU), the NEON coprocessor, and the core 
interfaces. Their functions are explained in the following subsections. 

3.2.2 Central Processing Unit (CPU)

Each Cortex-A9 CPU can issue two instructions in one cycle and execute them out of order. The CPU 
implements dynamic branch prediction and with its variable length pipeline can deliver 
2.5 DMIPs/MHz. The Cortex-A9 processor implements the ARMv7-A architecture with full virtual 
memory support and can execute 32-bit ARM instructions, 16-bit and 32-bit Thumb instructions, 
and 8-bit Java™ byte codes in the Jazelle hardware acceleration state. 

Figure 3-3

 shows the 

architecture of the Cortex-A9 processor.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

65

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

Pipeline

The pipeline implemented in the Cortex-A9 CPU employs advanced fetching of instructions and 
branch prediction that decouples the branch resolution from potential memory latency-induced 
instruction stalls. In the Cortex-A9 CPU, up to four instruction-cache lines are pre-fetched to reduce 
the impact of memory latency on the instruction throughput. The CPU fetch unit can continuously 
forward two to four instructions per cycle to the instruction decode buffer to ensure efficient 
superscalar pipeline utilization. The CPU implements a superscalar decoder capable of decoding two 
full instructions per cycle, and any of the four CPU pipelines can select instructions from the issue 
queue. The parallel pipelines support concurrent execution across full dual arithmetic units, 
load-store unit, plus resolution of any branch each cycle.

The Cortex-A9 CPU employs speculative execution of instructions enabled by dynamic renaming of 
physical registers into an available pool of virtual registers. The CPU employs this virtual register 
renaming to eliminate dependencies across registers without jeopardizing the correct execution of 
programs. This feature allows code acceleration through an effective hardware based unrolling of 

X-Ref Target - Figure 3-3

Figure 3-3:

Cortex-A9 Architecture

CoreSight Debug

Access Port

Coresight

Debug

Cortex A9 Processor

Profiling Monitor

Block

Dual Instruction

Decode Stage

Instruction

Queue

Prediction

Queue

Fast Loop Mode

Instruction

Cache

Instruction Pre-fetch Stage

Branch Prediction

Global History Buffer

Branch Target

Address Cache

(BTAC) 

Return Stack

Register Rename Stage

Virtual to Physical
Register Pool 

Auto

Pre-fetcher

Data

Cache

Load-Store Unit

Store Buffer

Program Trace Unit

MemorySystem

µTLB

MMU

Instruction

Queue

&

Dispatch 

3 + 1 Dispatch Stage

Out of Order

Multi-issue

with Speculation 

ALU/MUL

ALU

FPU/NEON

Address

Out of Order

Write-back

Stage

 

Coresight

Trace

Branches

Instruction

Interface

Data

Interface

UG585_c3_04_030712

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

66

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

loops, and increases the pipeline utilization by removing data dependencies between adjacent 
instructions, which also indirectly reduces interrupt latency.

In the Cortex-A9 CPU, dependent load-store instructions can be forwarded for resolution within the 
memory system to further reduce pipeline stalls. The core supports up to four data cache line fill 
requests that can be through automatic or user-driven pre-fetching. 

A key feature of this CPU is the out-of-order write back of instructions that enables the pipeline 
resources to be released independent of the order in which the system provides the required data.

Load/store instructions can be issued speculatively before condition of instruction or a preceding 
branch has been resolved or before data to be written has become available. If the condition 
required for the execution of the load/store fails, any of the side-effects, such as the action to modify 
registers, are flushed.

Branch Prediction

To minimize the branch penalty in its highly pipelined CPU, the Cortex-A9 implements both static 
and dynamic branch prediction. Static branch prediction is provided by the instructions and is 
decided during compilation. Dynamic branch prediction uses the outcome of the previous 
executions of a specific branch to determine whether the branch should be taken or not. The 
dynamic branch prediction logic employs a global branch history buffer (GHB) which is a 4,096 entry 
table holding 2-bit prediction information for specific branches and is updated every time a branch 
gets executed.

The branch execution and the overall instruction throughput also benefit greatly from the 
implementation of a branch target address cache (BTAC) which holds the target addresses of the 
recent branches. This 512-entry address cache is organized as 2-way × 256 entries and provides the 
target address for a specific branch to the pre-fetch unit before the actual target address is 
generated based on the calculation of the effective address and its translation to the physical 
address. Additionally, if an instruction loop fits in four BTAC entries, instruction cache accesses are 
turned off to lower power consumption.

Note:

Both GHB and BTAC RAMs implement parity for protection; however, this support has limited 

diagnostic value. Corruption in GHB data or BTAC data does not generate functional errors in the 

Cortex-A 9 processor. Corruption in GHB data or BTAC data results in faulty branch prediction that is 

detected and corrected when the branch gets executed.

The Cortex-A9 CPU can predict conditional branches, unconditional branches, indirect branches, 
PC-destination data-processing operations, and branches that switch between ARM and Thumb 
states. However, the following branch instructions are not predicted:

•

Branches that switch between states (except ARM to Thumb transitions, and Thumb to ARM 

transitions)

•

Instructions with the S suffix are not predicted, as they are typically used to return from 

exceptions and have side effects that can change privilege mode and security state.

•

All mode-changing instructions

Users can enable program flow prediction by setting the Z bit in the CP15 c1 Control register to 

1

. 

Refer to the System Control Register in the 

ARM Cortex-A9 Technical Reference Manual

 (see 

Appendix A, Additional Resources

). Before switching the program flow prediction on, a BTAC flush 

operation must be performed which has the additional effect of setting the GHB into a known state.

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

67

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

Cortex-A9 also employs an 8-entry return stack cache that holds the 32-bit subroutine return 
addresses. This feature greatly reduces the penalty of executing subroutine calls and can address 
nested routines up to eight levels deep.

Instruction and Data Alignment

ARM architecture specifies the ARM instructions as being 32-bits wide and requires them to be 
word-aligned. Thumb instructions are 16-bits wide and are required to be half-word aligned. 
Thumb-2 instructions which are 16- or 32-bits wide are also required to be half-word aligned. Data 
accesses can be unaligned and the load/store unit within the CPU breaks them up to aligned 
accesses. The data from these accesses are merged and sent to the register file within the CPU as had 
been requested.

Note:

The application processing unit (APU), and the PS as a whole, support only little-endian 

architecture for both instruction and data.

Trace and Debug

The Cortex-A9 processor implements the ARMv7 debug architecture as described in the ARM 
Architecture Reference Manual. In addition, the processor supports a set of Cortex-A9 
processor-specific events and system-coherency events. For more information, see 

Chapter 11, 

Performance Monitoring Unit

 in the 

ARM Cortex-A9 Technical Reference Manual

.

The debug interface of the processor consists of:

•

A baseline CP14 interface that implements the ARMv7 debug architecture and the set of debug 

events as described in the 

ARM Architecture Reference Manual

•

An extended CP14 interface that implements a set of debug events specific to this processor 

(explained in the 

ARM Architecture Reference Manual

)

•

An external debug interface connected to an external debugger through a debug access port 

(DAP)

The Cortex-A9 includes a program trace module that provides ARM CoreSight technology 
compatible program-flow trace capabilities for either of the Cortex-A9 processors and provides full 
visibility into the actual instruction flow of the processor. The Cortex-A9 PTM includes visibility over 
all code branches and program flow changes with cycle-counting enabling profiling analysis. The 
PTM block in conjunction with the CoreSight design kit provides the software developer the ability to 
non-obtrusively trace the execution history of multiple processors and either store this, along with 
time stamped correlation, into an on-chip buffer, or off chip through a standard trace interface so as 
to have improved visibility during development and debug.

The Cortex-A9 processor also implements program counters and event monitors that can be 
configured to gather statistics on the operation of the processor and the memory system.

3.2.3 Level 1 Caches

Each of the two Cortex-A9 processors has separate 32 KB level-1 instruction and data caches. Both L1 
caches have common features that include:

Send Feedback

Zynq-7000 AP SoC Technical Reference Manual

www.xilinx.com

68

UG585 (v1.11) September 27, 2016

Chapter 3:

Application Processing Unit

•

Each cache can be disabled independently, using the system control coprocessor. Refer to the 

System Control Register in the 

ARM Cortex-A9 Technical Reference Manual

.

•

The cache line lengths for both L1 caches are 32 bytes.

•

Both caches are 4-way set-associative.

•

L1 caches support 4 KB, 64 KB, 1 MB, and 16 MB virtual memory page.

•

Neither of the two L1 caches supports the lock-down feature.

•

The L1 caches have 64-bit interfaces to the integer core and AXI master ports.

•

Cache replacement policy is either pseudo round-robin or pseudo-random. The victim counter 

is read at time of miss, not allocation, and it is incremented on allocation. An invalid line in the 

set is replaced in preference to using the victim counter.

•

On a cache miss, critical word first filling of the cache is performed.

•

To reduce power consumption, the number of full cache reads is reduced by taking advantage of 

the sequential nature of many cache operations. If a cache read is sequential to the previous 

cache read, and the read is within the same cache line, only the data RAM set that was 

previously read is accessed. 

•

Both L1 caches support parity.

•

All memory attributes are exported to external memory systems.

•

Support for TrustZone security exports the secure or non-secure status to the caches and 

memory system.

•

Upon a CPU reset, the contents of both L1 caches are cleared to comply with security 

requirements.

Note:

You must invalidate the instruction cache, the data cache, and BTAC before using them. It is 

not required to invalidate the main TLB, even though it is recommended for safety reasons. This 

ensures compatibility with future revisions of the processor.

The L1 instruction-side cache (I-Cache) is responsible for providing an instruction stream to the 
Cortex-A9 processor. The L1 I-Cache interfaces directly to the pre-fetch unit which contains a 
two-level prediction mechanism as described in the 

Branch Prediction

 section of this chapter. The L1 

instruction cache is virtually indexed and physically tagged.

The L1 data-side cache (D-Cache) is responsible for holding the data used by the Cortex-A9 
processor. Key features of the L1 D-Cache include:

•

Data cache is physically indexed and physically tagged.

•

D-Cache is non-blocking and, therefore, load/store instructions can continue to hit the cache 

while it is performing allocations from external memory due to prior read/write misses. The data 

cache supports four outstanding reads and four outstanding writes.

•

The CPU can support up to four outstanding preload (PLD) instructions. However, explicit 

load/store instructions have higher priority.

•

The Cortex-A9 load/store unit supports speculative data pre-fetching which monitors sequential 

accesses made by program and starts fetching the next expected line before it has been 

requested. This feature is enabled in the cp15 Auxiliary Control register (DP bit). The 

pre-fetched lines can be dropped before allocation, and PLD instruction has higher priority.

•

The data cache supports two 32-byte line-fill buffers and one 32-byte eviction buffer.

•

The Cortex-A9 CPU has a store buffer with four 64-bit slots with data merging capability.

Send Feedback